固態(tài)成像裝置、信號讀取方法以及電子裝置制造方法
【專利摘要】本發(fā)明涉及固態(tài)成像裝置、信號讀取方法以及電子裝置。該固態(tài)成像裝置包括像素陣列，在所述像素陣列中的多個單位像素被二維地布置。每個像素包括光電轉換元件、將在光電轉換元件中蓄積的電荷轉移至浮置擴散部的轉移晶體管、將浮置擴散部的電荷復位的復位晶體管、以及輸出浮置擴散部的電荷的輸出晶體管。所述多個單位像素中的至少一個的浮置擴散部經(jīng)由輸出晶體管電氣連接。
【專利說明】固態(tài)成像裝置、信號讀取方法以及電子裝置
【技術領域】
[0001]本公開涉及固態(tài)成像裝置、信號讀取方法以及電子裝置，尤其是涉及可以執(zhí)行照度檢測和運動檢測的固態(tài)成像裝置、信號讀取方法以及電子裝置。
【背景技術】
[0002]在現(xiàn)有技術中，盡管在讀取圖像傳感器的信號時會需要高分辨率和高幀率，但是存在不是特別需要低功耗、高S/N (信噪比)以及寬動態(tài)范圍的情況，相反，盡管要求非常低的功耗、高S/N和寬動態(tài)范圍，但是存在高分辨率和高幀率被允許在某些值的情況。
[0003]通常，通過安裝有圖像傳感器的成像裝置，當對攝影對象成像時，會要求前者。
[0004]另一方面，近年來的圖像傳感器也包括檢測攝影對象的運動的運動檢測功能，以及檢測攝影環(huán)境照度的照度檢測功能，并且當執(zhí)行照度檢測和運動檢測時，會要求后者。
[0005]例如，作為包括照度檢測功能的圖像傳感器，已經(jīng)提供了通過同時讀取像素陣列所有像素的像素值來檢測照度的圖像傳感器(例如，US2009/0084943A)。
【發(fā)明內(nèi)容】
[0006]在圖像傳感器中存在運動檢測功能的的情況下，像素陣列被分為多個區(qū)域，并且讀取每個區(qū)域的像素值是必要的。進一步地，在圖像傳感器中存在照度檢測功能的的情況下，由于會被要求非常寬的動態(tài)范圍，期望讀取通過將像素陣列分為多個區(qū)域獲得的每個部分區(qū)域的像素值，而不是對所有的像素集中讀取，以及執(zhí)行每個部分區(qū)域的值是否是飽和的判定。
[0007]在一般的照度計中，即使存在攝影環(huán)境中的照度分布的情況下，通過被放置在光電二極管前面的光擴散板，平均光進入光電二極管。另一方面，透鏡被放置在照相機模塊中的光電二極管的前面，其中所述照相機模塊通過組合圖像傳感器和透鏡形成。在這樣的照相機模塊中，例如，使用固定焦距透鏡的照相機模塊，例如被包括在移動電話中的所謂子相機(也被稱為內(nèi)置相機)，在所述照相機模塊距離光源幾十厘米或以上時被聚焦。因此，光進入像素陣列的照度會有很大的分布，在這樣的圖像傳感器中被求非常寬的動態(tài)范圍。
[0008]不過，在從像素的復位晶體管讀取信號的系統(tǒng)中，例如在美國專利申請2009/0084943A的技術中，在像素陣列被分為多個區(qū)域的情況下，從最外圍以外的部分區(qū)域讀取信號將是困難的，實際上，將所述像素陣列分為3x3以上的部分區(qū)域是不可能的。就是說，在現(xiàn)有技術中，不能進行成像區(qū)域的每個部分區(qū)域的照度和運動的檢測，并且不能執(zhí)行更加精確的照度檢測。
[0009]進一步地，在上述配置的情況下，包括用于將像素的復位晶體管的電源設定為懸浮狀態(tài)的開關是必要的。不利之處在于，當這個開關被做得較大時，表面面積增加并且芯片尺寸變得更大，而當開關被做得較小時，電源線的阻抗增加并且圖像質(zhì)量惡化。
[0010]考慮到這樣的情況完成了本公開，并且可以執(zhí)行更加精確的照度檢測和運動檢測。[0011]根據(jù)本技術的第一實施方式，其提供了固態(tài)成像裝置，所述固態(tài)成像裝置包括多個單位像素被二維布置的像素陣列。每個像素包括光電轉換元件，將在光電轉換元件中蓄積電荷轉移到浮置擴散部的轉移晶體管，將浮置擴散部的電荷復位的復位晶體管，以及輸出浮置擴散部的電荷的輸出晶體管。多個單位像素中的至少一個的浮置擴散部通過輸出晶體管被電氣連接。
[0012]固態(tài)成像裝置可以進一步包括加算節(jié)點，其加算所述多個單位像素中至少一個的輸出晶體管的電荷，以及加算信號讀取電路，其讀取在加算節(jié)點中加算的電荷作為加算信號。
[0013]加算節(jié)點可以加算像素陣列中的所有單位像素的輸出晶體管輸出的電荷。
[0014]可以為每個像素塊提供加算節(jié)點，所述每個像素塊是像素陣列的每個區(qū)域中單位像素的集合，并且加算節(jié)點加算被包括在像素塊中的單位像素的輸出晶體管輸出的電荷。
[0015]每個單位像素可以進一步包括放大晶體管，其輸出對應于浮置擴散部的電荷的信號。對于每個像素塊，被包括在像素塊中的規(guī)定單位像素的放大晶體管可以向加算信號讀取電路輸出加算信號。
[0016]對于固態(tài)成像裝置，可以為單位像素的每個列提供垂直信號線。對于每個像素塊，被包括在像素塊中的規(guī)定的單位像素的放大晶體管可以通過垂直信號線向加算信號讀取電路輸出加算信號。
[0017]每個單位像素可以進一步包括選擇晶體管，選擇晶體管向垂直信號線提供放大晶體管的輸出。對于每個像素塊，包括選擇晶體管的單位像素的放大晶體管可以通過垂直信號線向加算信號讀取電路輸出加算信號，其中所述選擇晶體管可以由被供應給單位像素的每行的驅(qū)動信號選擇。
[0018]加算信號讀取電路可以包括:被連接到垂直信號線的Α/D轉換器，其中每個像素塊的加算信號被輸出給垂直信號線，以及被連接到垂直信號線的假負載，其中所述每個像素塊的加算信號未被輸出給垂直信號線。
[0019]加算信號讀取電路可以包括被連接到垂直信號線的每列的Α/D轉換器。對于每個像素塊，加算信號可以被輸出給連接到由列選擇信號選擇的列的垂直信號線的Α/D轉換器。
[0020]固態(tài)成像裝置可以進一步包括基板電位控制電路，其將規(guī)定的電位施加給形成有像素陣列的基板。在執(zhí)行將在光電轉換元件中蓄積的電荷放電的快門操作(shutteroperation)時，基板電位控制電路可以將接地電位施加給基板，以及在執(zhí)行在光電轉換元件中蓄積電荷的蓄積操作時，將規(guī)定的正電位施加給基板。
[0021]在執(zhí)行蓄積操作后，在執(zhí)行讀取單位像素輸出的電荷作為像素信號的像素信號讀取操作時，基板電位控制電路可以將接地電位施加給基板。
[0022]根據(jù)本技術的第一實施方式，其提供了由固態(tài)成像裝置執(zhí)行信號讀取的方法，其中所述固態(tài)成像裝置包括多個單位像素被二維布置的像素陣列。每個像素包括:光電轉換元件、將在光電轉換元件中蓄積電荷轉移到浮置擴散部(floating diffusion)的轉移晶體管、將浮置擴散部的電荷復位的復位晶體管、以及輸出浮置擴散部的電荷的輸出晶體管。多個單位像素中的至少一個的浮置擴散部通過輸出晶體管被電氣連接。信號讀取方法包括讀取其中從所述多個單位像素的至少一個的輸出晶體管輸出的電荷被加算的加算信號。[0023]根據(jù)本技術的第一實施方式，其提供了包括固態(tài)成像裝置的電子裝置，其中所述固態(tài)成像裝置包括多個單位像素被二維布置的像素陣列。每個像素包括:光電轉換元件、將在光電轉換元件中蓄積電荷轉移到浮置擴散部的轉移晶體管、將浮置擴散部的電荷復位的復位晶體管、以及輸出浮置擴散部的電荷的輸出晶體管。多個單位像素中的至少一個的浮置擴散部通過輸出晶體管被電氣連接。
[0024]根據(jù)本技術的第二實施方式，其提供了固態(tài)成像裝置，所述固態(tài)成像裝置包括多個單位像素被二維布置的像素陣列。每個像素輸出對應于在光電轉換元件中蓄積電荷的信號。固態(tài)成像裝置進一步包括為單位像素的各列形成的垂直信號線，以及加算信號讀取電路，其通過加算被輸出到單位像素的規(guī)定列的垂直信號線的信號來讀取加算信號。加算信號讀取電路包括:對應于規(guī)定的列設置的電容元件，并且每個電容元件的一端被連接到垂直信號線，以及輸出電路，被連接到每個電容元件的另一個末端，并且將被輸出到垂直信號線的信號加算后輸出。
[0025]加算信號讀取電路可以進一步包括電氣連接垂直信號線和電容元件(capacitiveelement)的開關。
[0026]該固態(tài)成像裝置可以進一步包括加算節(jié)點，其加算從作為單位像素的集合的像素塊輸出的信號。加算信號讀取電路可以包括多個輸出電路，其將被輸出到多個列中的每個列的垂直信號線的來自加算節(jié)點的信號加算后輸出。
[0027]根據(jù)本技術的第三實施方式，其提供了包括像素陣列的固態(tài)成像裝置，其中多個單位像素被二維布置在所述像素陣列中，其中每個像素包括:光電轉換元件、將在光電轉換元件中蓄積的電荷轉移到浮置擴散部的轉移晶體管、將浮置擴散部的電荷復位的復位晶體管、以及輸出對應于浮置擴散部的電荷的信號的放大晶體管，以及讀取電路，讀取電荷被加算的加算信號，所述電荷通過被連接到布置在像素陣列的規(guī)定區(qū)域中的單位像素的復位晶體管的漏極的電源配線輸出。電源配線通過電氣分離有效像素區(qū)域形成和光學黑區(qū)域，其中，單位像素在所述有效像素區(qū)域中被布置為有效像素，并且單位像素在所述光學黑區(qū)域中被布置為光學黑像素。讀取電路讀取有效像素區(qū)域的加算信號和光學黑區(qū)域的加算信號中的每個。
[0028]該固態(tài)成像裝置可以進一步包括為單位像素的每列形成的垂直信號線，以及負載MOS (金屬氧化物半導體)，其被連接到垂直信號線并構成放大晶體管和源跟隨器電路。在讀取電路讀取加算信號時，所述負載MOS可以被關斷。
[0029]該固態(tài)成像裝置可以進一步包括第一晶體管，其將有效像素區(qū)域的電源配線連接到電源，以及第二晶體管，其將光學黑區(qū)域的電源配線連接到電源。第二晶體管可以經(jīng)配置，使得其結電容(junction capacity)小于第一晶體管的結電容。
[0030]有效像素區(qū)域的電源配線可以經(jīng)配置，使得其配線布局不同于光學黑區(qū)域的電源配線的配線布局。
[0031]在本公開的一實施方式中，多個單位像素中的至少一個的浮置擴散部經(jīng)輸出晶體管被電氣連接。
[0032]在本公開的第二實施方式中，輸出到單位像素的規(guī)定列的垂直信號線的信號被加
算在一起。
[0033]在本公開的第三實施方式中，電源配線通過電氣分離有效像素區(qū)域形成以及光學黑區(qū)域，，其中，單位像素在所述有效像素區(qū)域中被布置為有效像素，單位像素在所述光學黑區(qū)域中被布置為光學黑區(qū)域，有效像素區(qū)域的加算信號和光學黑區(qū)域的加算信號都被讀取。
[0034]根據(jù)本公開的第一至第三實施方式，執(zhí)行更加精確的照度檢測和運動檢測成為可倉泛。
【專利附圖】
【附圖說明】
[0035]圖1示出適用于本公開的CMOS圖像傳感器的第一實施方式的配置例子的圖；
[0036]圖2示出單位像素的配置例子的圖；
[0037]圖3示出像素陣列的配置例子的圖；
[0038]圖4示出描述加算信號的讀取的時序圖；
[0039]圖5示出描述每行的像素信號的讀取的時序圖；
[0040]圖6示出描述加算信號的讀取的時序圖；
[0041]圖7示出適用于本公開的CMOS圖像傳感器的第二實施方式的配置例子的圖；
[0042]圖8示出像素陣列、AFE電路和加算信號讀取電路的配置例子的圖；
[0043]圖9示出描述加算信號的讀取的時序圖；
[0044]圖10示出適用于本公開的CMOS圖像傳感器的第三實施方式的配置例子的圖；
[0045]圖11示出像素陣列和AFE電路的配置例子的圖；
[0046]圖12示出描述加算信號的讀取的時序圖；
[0047]圖13示出描述加算信號的讀取的時序圖；
[0048]圖14示出描述加算信號的讀取的時序圖；
[0049]圖15示出適用于本公開的CMOS圖像傳感器的第四實施方式的配置例子的圖；
[0050]圖16示出像素陣列和AFE電路的配置例子的圖；
[0051]圖17示出描述加算信號的讀取的時序圖；
[0052]圖18示出描述每行的像素信號的讀取的時序圖；
[0053]圖19示出適用于本公開的CMOS圖像傳感器的第五實施方式的配置例子的圖；
[0054]圖20示出描述加算信號的讀取的時序圖；
[0055]圖21示出描述加算信號的讀取的時序圖；
[0056]圖22示出適用于本公開的CMOS圖像傳感器的第六實施方式的配置例子的圖；
[0057]圖23示出描述加算信號的讀取的時序圖；
[0058]圖24示出單位像素的另一個配置例子的圖；
[0059]圖25示出適用于本公開的CMOS圖像傳感器的第七實施方式的配置例子的圖；
[0060]圖26示出單位像素的配置例子的圖；
[0061]圖27示出像素陣列、AFE電路和加算信號讀取電路的配置例子的圖；
[0062]圖28示出描述加算信號的讀取的時序圖；
[0063]圖29示出適用于本公開的CMOS圖像傳感器的第八實施方式的配置例子的圖；
[0064]圖30示出像素陣列、AFE電路和加算信號讀取電路的配置例子的圖；
[0065]圖31示出描述加算信號的讀取的時序圖；
[0066]圖32示出適用于本公開的CMOS圖像傳感器的第九實施方式的配置例子的圖；[0067]圖33示出像素陣列的配置例子的圖；
[0068]圖34示出描述現(xiàn)有技術的像素陣列的圖；
[0069]圖35示出描述本實施方式的像素陣列的例子的圖；
[0070]圖36示出描述電源配線的圖；
[0071]圖37示出有效像素區(qū)域的配線布局的圖；
[0072]圖38示出OPB區(qū)域的配線布局的圖；
[0073]圖39示出描述本實施方式的像素陣列的另一個例子的圖；以及
[0074]圖40示出適用于本公開的電子裝置的實施方式的配置例子的圖。
【具體實施方式】
[0075]在下文中，將通過參考附圖，更詳細描述本公開的優(yōu)選實施方式。應當明白，在本說明書和附圖中，具有相同功能和結構的結構元件具有相同的參考數(shù)字標號，這些結構元件的重復解釋被省略。
[0076][適用于本公開的CMOS圖像傳感器的第一實施方式]
[0077]圖1示出作為適用于本公開的固態(tài)成像裝置的CMOS (互補金屬氧化物半導體)圖像傳感器的配置例子的圖。
[0078]CMOS圖像傳感器30包括像素陣列41、行選擇電路42、AFE (模擬前端)電路43、像素驅(qū)動線44、垂直信號線45、加算信號讀取電路46以及加算節(jié)點47。從像素陣列41到加算節(jié)點47的全部在半導體基板(芯片)上形成，所述半導體基板未示出。
[0079]具有光電轉換元件的單位像素(圖2的單位像素)被二維布置在像素陣列41中，其中所述單位像素生成對應于入射光量的電荷量的光學電荷，并內(nèi)部蓄積所述光學電荷。需要指出的是，在下文中，也存在對應于入射光量的電荷量的光學電荷被簡稱為“電荷”，以及單位像素被簡稱為“像素”的情況。
[0080]根據(jù)矩陣形狀的像素陣列，用于每行的像素驅(qū)動線44在像素陣列41中沿圖的左右方向(像素行的像素的陣列方向)形成，用于每列的垂直信號線45在像素陣列41中沿圖的上下方向(像素列的像素的陣列方向)形成。像素驅(qū)動線44的一端被連接到對應于行選擇電路42的各行的輸出端。
[0081]通過為像素陣列41的各個像素提供驅(qū)動信號，行選擇電路42同時驅(qū)動所有像素或以行單位等驅(qū)動各個像素。
[0082]從像素行的每個單位像素輸出的像素信號經(jīng)相應的垂直信號線45提供給AFE電路43，其中所述像素行由行選擇電路42提供的驅(qū)動信號選擇。
[0083]對于像素陣列41的每個像素列，AFE電路43為從所選擇行的每個單位像素經(jīng)垂直信號線45輸出的像素信號執(zhí)行規(guī)定的信號處理，并在信號處理后臨時保持像素信號。具體地，AFE電路43為經(jīng)垂直信號線45輸出的像素信號執(zhí)行⑶S (相關雙采樣)處理和A/D(模擬到數(shù)字)轉換。
[0084]進一步地，從各個單位像素輸出的像素信號還經(jīng)加算節(jié)點47提供給加算信號讀取電路46，其中所述各個單位像素由行選擇電路42提供的驅(qū)動信號選擇。
[0085]加算信號讀取電路46為在加算節(jié)點47中加算的各個單位像素的像素信號執(zhí)行A/D轉換。需要指出的是，加算信號讀取電路46還可以執(zhí)行⑶S處理。[0086]加算節(jié)點47加算每個單位像素的像素信號，以及向加算信號讀取電路46供應加算后的像素信號作為加算信號。
[0087]此外，CMOS圖像傳感器30還可以包括信號處理部，其執(zhí)行各種信號處理，例如加算處理從AFE電路43輸出的像素信號等，以及數(shù)據(jù)存儲部，其臨時保持由信號處理部處理信號所必需的數(shù)據(jù)。需要指出的是，信號處理部和數(shù)據(jù)存儲部可以被包括在單獨的基板上，而不是被包括在CMOS圖像傳感器30里，或可以安裝在CMOS圖像傳感器30的相同基板上。
[0088][單位像素的電路配置例子]
[0089]接下來，將參考圖2描述以矩陣形狀被布置在圖1的像素陣列41的單位像素50中的每個的電路配置例子。
[0090]圖2的單位像素50包括光電二極管61、轉移晶體管62、浮置擴散部(FD)63、復位晶體管64、放大晶體管65、選擇晶體管66以及輸出晶體管67。
[0091]光電二極管61的陰極被連接到標準電位，以及光電二極管61的陽極被連接到轉移晶體管62的源極。轉移晶體管62的漏極被連接到復位晶體管64的漏極和放大晶體管65的柵極以及輸出晶體管67的源極中的每個，并且這個連接點構成浮置擴散部63。
[0092]復位晶體管64的源極被連接到規(guī)定的電源VDD，以及放大晶體管65的源極也被連接到規(guī)定的電源VDD。放大晶體管65的漏極被連接到選擇晶體管66的源極，以及選擇晶體管66的漏極被連接到垂直信號線45 (VSL)0進一步地，垂直信號線45被連接到放大晶體管65和構成源跟隨器電路的恒電流源。
[0093]此外，輸出晶體管67的漏極被連接到加算節(jié)點47 (FDC)。
[0094]轉移晶體管62、復位晶體管64、選擇晶體管66以及輸出晶體管67中的各個柵極經(jīng)像素驅(qū)動線44連接到圖1的行選擇電路42，并分別提供驅(qū)動信號TRG、RST、SEL、FDC_CONNECT。
[0095]光電二極管61執(zhí)行入射光的光電轉換,并生成和蓄積對應于這個光量的電荷。
[0096]根據(jù)從行選擇電路42提供的驅(qū)動信號TRG，轉移晶體管62接通/關斷光電二極管61的電荷到浮置擴散部的轉移。例如，當H (高)電平驅(qū)動信號TRG被提供時，轉移晶體管62將在光電二極管61蓄積的電荷轉移到浮置擴散部63，以及當L (低)電平驅(qū)動信號TRG被提供時，轉移晶體管62停止電荷的轉移。需要指出的是，在轉移晶體管62停止電荷到浮置擴散部63的轉移時,光電二極管61已執(zhí)行光電轉換的電荷被蓄積在光電二極管61中。
[0097]浮置擴散部63蓄積光電二極管61通過轉移晶體管62轉移的電荷，并且將所述電荷轉換為電壓。
[0098]根據(jù)從行選擇電路42提供的驅(qū)動信號RST，復位晶體管64接通/關斷蓄積在浮置擴散部63中的電荷的放電。例如，當H電平驅(qū)動信號RST被提供時，復位晶體管64將浮置擴散部63箝位在電源VDD的電壓，以及放電(復位)在浮置擴散部63中蓄積的電荷。進一步地，當L電平驅(qū)動信號RST被提供時，復位晶體管64電氣浮動(float)所述浮置擴散部63。
[0099]放大晶體管65放大對應于在浮置擴散部63中蓄積電荷的電壓。由放大晶體管65放大的電壓(電壓信號)通過選擇晶體管66被輸出給垂直信號線45。
[0100]根據(jù)從行選擇電路42提供的驅(qū)動信號SEL，選擇晶體管66接通/關斷放大晶體管65的電壓信號到垂直信號線45的輸出。例如，當H電平驅(qū)動信號SEL被提供時,選擇晶體管66向垂直信號線45輸出電壓信號，以及當L電平驅(qū)動信號SEL被提供時,選擇晶體管66停止電壓信號的輸出。
[0101]根據(jù)從行選擇電路42提供的驅(qū)動信號FDC_C0NNECT，輸出晶體管67接通/關斷在浮置擴散部63中蓄積電荷的輸出。例如，當H電平驅(qū)動信號FDC_C0NNECT被提供時，浮置擴散部63和加算節(jié)點47被電氣連接，并且輸出晶體管67向加算節(jié)點47輸出被蓄積在浮置擴散部63中的電荷的輸出。
[0102]這樣，單位像素50根據(jù)從行選擇電路42提供的驅(qū)動信號TRG、RST、SEL和FDC_CONNECT被驅(qū)動。
[0103][像素陣列的電路配置例子]
[0104]下一步，將參考圖3描述像素陣列41的電路配置例子，其中在圖2的像素陣列41中的單位像素50以矩陣形狀被布置。需要注意的是，由于單位像素50中的每個的配置已經(jīng)參考圖2進行了描述，所以他們的描述被省略。
[0105]圖3的像素陣列41包括以行方向被布置的M個單位像素50，以及以列方向被布置的N個單位像素50。
[0106]在這里，布置單位像素50的行的行號從頂部開始順序設定為0，1，2，...，M-1,以及布置單位像素50的列的列號從頂部開始順序設定為0，1，2，...，N-1，下文中將遵循這個設定。
[0107]進一步地，被提供給行號m的像素行的每個單位像素50的驅(qū)動信號分別被表示為TRG〈m>、RST〈m>、SEL〈m>、FDC_CONNECT〈m>等，而與列號η的像素列相對應垂直信號線45以及向其輸出的信號被表示為VSL〈n>等。就是說，例如，被提供給行號O的像素行的每個單位像素50的驅(qū)動信號分別被表示為TRG〈0>、RST〈0>、SEL〈0>、FDC_C0NNECT〈0>等，而與列號O的像素列相對應的垂直信號線45以及輸出到它的信號被表示為VSL〈0>等。進一步地，加算節(jié)點47和輸出到加算節(jié)點47的加算信號被任意表示為FDC。需要指出的是，電源VDD電壓向所有單位像素50同樣地提供。
[0108]進一步地，在圖3的像素陣列41中，每個單位像素50的輸出晶體管67的漏極被連接到加算節(jié)點47。就是說，每個單位像素50的浮置擴散部63全部通過輸出晶體管67電氣連接。
[0109]這樣，像素陣列41的所有單位像素50的浮置擴散部63的電荷已經(jīng)被加算的加算信號經(jīng)由加算節(jié)點47被讀取到加算信號讀取電路46。
[0110][加算信號的讀取]
[0111]因此，將參考圖4的時序圖描述在加算信號的讀取時的單位像素50的操作例子。
[0112]需要注意的是，圖4示出被提供給具有行號a (a:0到M_1的整數(shù))的像素行的每個單位像素50的驅(qū)動信號SEL〈a>、RST〈a>、TRG〈a>和FDC_C0NNECT〈a>的信號電平，就是說，被提供給所有像素行；以及加算節(jié)點信號FDC的信號電平。
[0113]在加算信號的讀取時，被提供給所有像素行的每個單位像素50的驅(qū)動信號FDC_C0NNECT<a>通常被設定為H電平。這樣，所有單位像素50的浮置擴散部63中蓄積的電荷已經(jīng)被加算的加算信號可以被讀取。
[0114]當驅(qū)動信號RST〈a>以脈沖形狀被施加時，在浮置擴散部63中蓄積的電荷被放電(復位)。這樣，在時間tl,加算節(jié)點FDC的復位電平被讀取。[0115]當驅(qū)動信號TRG〈a>被施加時，在從時間tl到時間t2的階段，在光電二極管61中蓄積的電荷通過轉移晶體管62被轉移到浮置擴散部63。這樣，在時間t2，加算節(jié)點FDC的Ih號電平被讀取。
[0116]在CMOS圖像傳感器30被放置在暗的攝影環(huán)境的情況下，由于在光電二極管61中沒有明顯的電荷蓄積，在時間t2讀取的加算節(jié)點FDC的信號電平(加算信號FDC)變成和復位電平近似相同的電平，如圖4的虛線所示。進一步地，在攝影環(huán)境是明亮的情況下，由于在光電二極管61中蓄積的相應電荷，加算信號FDC變成不同于復位電平的電平，如圖4的長虛線/短虛線所示。
[0117]這樣，通過執(zhí)行⑶S處理，輸出噪聲被刪除的加算信號，所述⑶S處理通過獲取讀取復位電平與加算信號之間的差異來刪除噪聲。
[0118]根據(jù)上述操作，由于沒有必要對每列執(zhí)行Α/D轉換或⑶S處理，當讀取已經(jīng)加算了所有單位像素50的信號的加算信號時，可以在執(zhí)行所有成像區(qū)域的照度檢測和運動檢測的情況下抑制功耗。
[0119]雖然上述操作是在使用CMOS圖像傳感器30執(zhí)行所有成像區(qū)域的照度檢測的情況下應用，但在使用CMOS圖像傳感器30執(zhí)行攝影對象的成像的情況下，讀取每行的像素信號。
[0120][每行的像素信號的讀取]
[0121]這里，將參考圖5的時序圖描述CMOS圖像傳感器30的單位像素50讀取每行的像素信號的操作例子。
[0122]圖5示出被提供給行號O的像素行的驅(qū)動信號SEL〈0>、RST〈0>、TRG<0>和FDC_C0NNECT<0>的信號電平；被提供給行號I的像素行的驅(qū)動信號SEL〈1>、RST〈1>、TRG〈1>和FDC_C0NNECT〈1>的信號電平；…；被提供給行號M-1的像素行的驅(qū)動信號SEL〈M_1>、RST〈M-1>、TRG〈M-1>和FDC_C0NNECT〈M_1>的信號電平；以及加算節(jié)點FDC的信號電平。
[0123]當關注行號O的像素行的每個單位像素50時，通過以脈沖形狀施加驅(qū)動信號TRG<0>,并且驅(qū)動信號RST〈0>和FDC_C0NNECT〈0>處于H電平狀態(tài)，執(zhí)行第一次快門操作。
[0124]然后，驅(qū)動信號SEL〈0>從L電平被設定為H電平，通過以脈沖形狀施加驅(qū)動信號TRG〈0>，并且驅(qū)動信號RST〈0>處于從H電平被設定為L電平的狀態(tài)，執(zhí)行讀取操作(讀取)。這里，驅(qū)動信號SEL〈0>被從L電平設定為H電平，并且驅(qū)動信號FDC_C0NNECT〈0>被從H電平設定為L電平。這樣，執(zhí)行行號O的像素行的像素信號的讀取。
[0125]接著，通過對各個像素行順序執(zhí)行如上所述的操作，執(zhí)行像素行中的每個的像素信號的讀取。
[0126]需要指出的是，在圖5中，在各個像素行的驅(qū)動信號FDC_C0NNECT中，進行讀取的讀取行的驅(qū)動信號FDC_C0NNECT被設定為L電平時，則其他行的驅(qū)動信號FDC_C0NNECT被設定為H電平。進一步地，不同于讀取行的行的驅(qū)動信號RST被設定為L電平，并且不同于讀取行的行的浮置擴散部63被固定為電源VDD電壓。
[0127]這里，在不同于讀取行的行的驅(qū)動信號FDC_C0NNECT也被設定為L電平的情況下，加算節(jié)點FDC變成浮動狀態(tài)，這個信號電平被減少，并且存在電荷從讀取行的浮置擴散部63泄漏到加算節(jié)點FDC的可能性。
[0128]進一步地，在加算節(jié)點FDC處于浮動狀態(tài)的情況下，在通過讀取像素陣列中在明亮環(huán)境下成像的區(qū)域的像素的信號而顯著改變浮置擴散部63的電壓時，加算節(jié)點FDC的電壓將由于耦合而改變。這樣，像素陣列中在暗環(huán)境下成像的區(qū)域的像素的浮置擴散部63的電壓也將改變，并且存在信號在不同像素的浮置擴散部63之間傳播的可能性。
[0129]因此，如上所述，通過將其他行的驅(qū)動信號FDC_C0NNECT和驅(qū)動信號RST設定為H電平，加算節(jié)點FDC通常經(jīng)由不同于讀取行的行的輸出晶體管67和復位晶體管64固定在電源VDD電壓，并且可以被防止電荷從讀取行的浮置擴散部63泄漏到加算節(jié)點FDC。
[0130]進一步地，用于固定這個信號電平的復位晶體管可以被包括在加算節(jié)點FDC中。當執(zhí)行各行的讀取時，通常在將這個復位晶體管接通時，所有行的驅(qū)動信號FDC_C0NNECT可以被設定為L電平。需要注意的是，當執(zhí)行加算信號的讀取時，這個復位晶體管可以被關斷。
[0131]順便提一句，如圖4所示，在CMOS圖像傳感器30被放置在明亮或黑暗的攝影環(huán)境的情況下，每個單位像素50的浮置擴散部63的電壓(即加算信號FDC)是不同的。在這樣的情況下，放大晶體管65的柵極容量和輸出晶體管67的源極電容或漏極電容改變時，轉換效率也改變，并且對于信號量，輸出值的線形性將崩潰。
[0132]例如，如果放大晶體管65是耗盡型晶體管，并且如果在強反轉區(qū)有操作，即使在加算信號被讀取并且浮置擴散部63的電位被降低的情況下，放大晶體管65的柵極電容也將是幾乎相同的。不過，如果放大晶體管65在強反轉區(qū)操作，在復位電平被讀取的情況下，以及如果放大晶體管65在蓄積區(qū)操作，在攝影環(huán)境是明亮的狀態(tài)下的(或亮時間的)加算信號被讀取的情況下，在各個情況下的放大晶體管65的柵極電容將會不同。
[0133]因此，在通過放大晶體管65的閥值電壓Vth，從復位電平到亮時間的加算信號電平的范圍的信號被讀取時，例如通常通過在強反轉區(qū)的操作或通過在蓄積區(qū)的操作，調(diào)節(jié)復位電平。這樣，對信號量的輸出值的線形性可以被保持。
[0134]進一步地，在放大晶體管65不是耗盡型晶體管并在蓄積區(qū)操作的情況下，當選擇晶體管66被關斷時，放大晶體管65的源極將變成浮置狀態(tài)。在這樣的情況下，盡管當通過讀取加算信號而降低浮置擴散部63的電位時在放大晶體管65的源極的電位被降低，但是隨著時間逝去由于泄漏電流而逐漸改變該電位，這變成轉換效率變化的原因。
[0135]因此,如圖6的時序圖所示，垂直信號線VSL〈b> (b:0到N_1的整數(shù))的電位(SP，所有像素列的垂直信號線45)被固定到電源VDD電壓，以及選擇晶體管66被設定為導通狀態(tài)(驅(qū)動信號SEL〈a>被設定為H電平)。這樣，由于可以防止放大晶體管65的源極的電位因泄漏電流而改變，所以轉換效率的改變可以被抑制，因此，對于信號量可以被保持輸出值的線形性。
[0136]此外，當對于輸出晶體管67在讀取復位電平時在強反轉區(qū)操作時，由于信號量從浮置擴散部63側看的電容值改變，而這促使轉換效率的改變。另一方面，通過降低閥值電壓Vth，或通過將復位晶體管64的漏極和電源VDD電壓分離，在這里被提供適當?shù)钠秒妷?。這樣，當各個單位像素50的浮置擴散部63的電荷被加算時，即使浮置擴散部63的電壓(即，加算信號FDC)在復位電平(VDD)，輸出晶體管67也在強反轉區(qū)操作，并且即使通過讀取加算信號降低浮置擴散部63的電位的情況下，輸出晶體管67的源極電容和漏極電容不會改變。這樣，對于信號量的輸出值的線形性可以被保持。
[0137][適用于本公開的CMOS圖像傳感器的第二實施方式][0138]圖7示出適用于本公開的CMOS圖像傳感器的第二實施方式的配置例子的圖。
[0139]圖7的CMOS圖像傳感器130包括像素陣列41、行選擇電路42、AFE電路43、像素驅(qū)動線44、垂直信號線45、加算信號讀取電路141以及垂直信號線142。需要注意的是，在圖7中，相同的附圖標記被添加到具有和圖1的CMOS圖像傳感器30的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷?。[0140]需要注意的是，在圖7的CMOS圖像傳感器130中，在像素陣列41中被布置為矩陣形狀的像素的區(qū)域被分為16x16的區(qū)域。在下文中，在每個區(qū)域中的單位像素50集合將被稱為像素塊BL，并且，將根據(jù)該位置表示為像素塊BL (s，t)。需要注意的是，s表示像素塊的行，并且被設定為O到15的整數(shù)。進一步地，t表示像素塊的列，并且被設定為O到15的整數(shù)。此外，為了簡化起見，行號M和列號N分別是16的倍數(shù)。
[0141]對于像素陣列41的每列像素塊BL來說，加算信號讀取電路141對于從被包括在像素塊BL中的規(guī)定單位像素經(jīng)垂直信號線142輸出的像素信號執(zhí)行Α/D轉換和⑶S處理。
[0142]對像素塊BL的至少每列(即至少16線)形成垂直信號線142。需要注意的是，垂直信號線142可以類似于垂直信號線45被形成用于每個像素列，或通過與垂直信號線45共有地形成。
[0143][像素陣列、AFE電路和加算信號讀取電路的電路配置例子]
[0144]下一步，將參考圖8描述像素陣列41、AFE電路43和加算信號讀取電路141的電路配置例子。
[0145]雖然單位像素50在圖8的像素陣列41中被適當?shù)厥÷?，但四個左頂部的單位像素50被包括在像素塊BL (0,0)中，以及四個左底部的單位像素50被包括在像素陣列BL(1，0)中。進一步地，四個右頂部的單位像素被包括在像素塊BL (1，0)中，以及四個右底部的單位像素被包括在像素陣列BL (I，I)中。
[0146]加算節(jié)點FDC被包括在每個像素塊BL中，并且被表示為對應于像素塊的加算節(jié)點FDC (s，t)。即，加算節(jié)點FDC (0，O)被包括在像素塊BL (0，O)中，加算節(jié)點FDC (1,0)?包括在像素塊BL (1，0)中，加算節(jié)點FDC (0，I)被包括在像素塊BL (0，1)中，以及加算節(jié)點FDC (1,1)被包括在像素塊BL (I，I)中。
[0147]加算節(jié)點FDC被連接到被包括在每個像素塊BL中的單位像素50的輸出晶體管67的漏極，以及為每個像素塊BL加算從單位像素50的輸出晶體管67輸出的電荷。作為加算的電荷的加算信號經(jīng)由被包括在每個像素塊BL中的規(guī)定單位像素50的放大晶體管65和垂直信號線45輸出給加算信號讀取電路141。更為具體地，在被包括在每個像素塊BL中的規(guī)定單位像素50中，通過接通由驅(qū)動信號SEL選擇的像素行的單位像素50的選擇晶體管66，經(jīng)由單位像素50的放大晶體管65和垂直信號線45，加算信號被輸出給加算信號讀取電路141。
[0148]需要指出的是，在圖8中，通過與垂直信號線45共有地形成在圖7中描述的垂直信號線142。
[0149]AF電路43具有時鐘發(fā)生器161以及DAC (數(shù)字模擬轉換器)162，并且具有比較器171、計數(shù)器172、放大晶體管65以及構成被包括在每列中的源跟隨器電路的恒電流源173。
[0150]時鐘發(fā)生器161生成時鐘信號，并且向每列的DAC162和計數(shù)器172提供時鐘信號。[0151]基于時鐘發(fā)生器161的時鐘信號，DAC162生成隨著時間和電壓值而改變的斜坡波形(lamp waveform)的參考電壓，并且向每列的比較器171輸入?yún)⒖茧妷骸?br>
[0152]比較器171將從DAC162輸入的參考電壓和經(jīng)由垂直信號線45讀取的模擬信號(像素信號)的電壓比較，并且向計數(shù)器172提供表示這個比較結果的比較信號。
[0153]根據(jù)比較器171提供的比較信號，計數(shù)器172對時鐘發(fā)生器161的時鐘信號計數(shù)，保持此計數(shù)值，并且在必要時，輸出對應于計數(shù)值的數(shù)據(jù)(像素信號)。
[0154]這樣，比較器171和計數(shù)器172被包括在AFE電路43中作為各個像素列的⑶S電路和AA/D轉換器。 [0155]加算信號讀取電路141具有時鐘發(fā)生器181、DAC182、比較器191、計數(shù)器192、恒流源193以及假負載194。
[0156]注意，由于在加算信號讀取電路141中的時鐘發(fā)生器181、DAC182、比較器191、計數(shù)器192和恒流源193分別具有和在AFE電路43中的時鐘發(fā)生器161、DAC162、比較器171、計數(shù)器172和恒流源173相同的功能，所以他們的描述將被省略。
[0157]在加算信號讀取電路141中，比較器191、計數(shù)器192和恒流源193被包括在像素陣列41的每列像素塊BL中，并且被連接到垂直信號線45，其中每個像素塊BL的加算信號被輸出給所述垂直信號線45。即，在圖8的例子中，對應于被包括在每個像素塊中的最左像素列的列的16個垂直信號線VSL〈0>、VSL〈N/16>、...和VSL〈15N/16>被連接到比較器191、計數(shù)器192和恒流源193。
[0158]進一步地，假負載194被連接到垂直信號線45，其中像素塊BL的加算信號被輸出給所述垂直信號線45。即，在圖8的例子中，不同于與被包括在各個像素塊中的最左像素列的列對應的VSL〈0>、VSL〈N/16>、...和VSL〈15N/16>的N-16個垂直信號線被連接到假負載194。
[0159]這樣，通過包括假負載194，負載可以被布置在像素塊BL的加算信號向其輸出的垂直信號線45中，以及被布置在像素塊BL的加算信號未向其輸出的垂直信號線45中。這樣，對于設定的時間和PSRR (電源抑制比)，每列的偏移可以被降低。
[0160]注意，可以通過使用Α/D轉換器(例如閃存型、連續(xù)比較型或Λ Σ型)構建加算信號讀取電路141。
[0161][加算信號的讀取]
[0162]下一步，將參考圖9的時序圖描述CMOS圖像傳感器130的單位像素50的關于加算信號讀取的操作例子。
[0163]注意，圖9示出被提供給行號O到M-1的像素行(即所有像素行)的驅(qū)動信號FDC_C0NNECT<0>到FDC_C0NNECT〈M-1>的信號電平；被提供給包括在像素塊BL的第O行的像素行的驅(qū)動信號 SEL〈0>、SEL〈1> 到 SEL〈M/16-1>、RST〈0> 到 RST〈M/16_1> 以及 TRG〈0>到TRG〈M/16-1>的信號電平；被提供給包括在像素塊BL的第I行的像素行的驅(qū)動信號SEL〈M/16>、SEL〈M/16+1> 到 SEL〈2M/16-1>、RST〈M/16> 到 RST〈2M/16_1> 以及 TRG〈M/16> 至IjTRG〈2M/16-1>的信號電平；…；被提供給包括在像素塊BL的第15行的像素行的驅(qū)動信號SEL〈15M/16>、SEL〈15M/16+1> 到 SEL〈M-1>、RST〈15M/16> 到 RST〈M_1> 以及 TRG〈15M/16> 到TRG〈M-1>的信號電平;以及列號b*N/16 (O≤b≤15)和b*N/16+l到(b+l)*N/16_l的像素列的垂直信號線VSL〈b*N/16>和VSL〈b*N/16+l>到VSL〈(b+1) *N/16_1>的信號電平。[0164]而且在這里，在加算信號的讀取時，被提供給所有像素行的每個單位像素50的驅(qū)動信號FDC_C0NNECT〈0>到FDC_C0NNECT〈M_1>通常被設定為H電平。
[0165]在驅(qū)動信號SEL〈0>被設定為H電平下，驅(qū)動信號RST〈0>到RST〈M/16_1>以脈沖形狀被施加以及在浮置擴散部63中蓄積的電荷被放電(復位)時，在時間tOl，第O行像素塊BL (0，0)到BL (0，15)中每個的單位像素50的加算節(jié)點FDC (0，O)到FDC (0，15)的復位電平經(jīng)由垂直信號線VSL〈b*N/16>被讀取。
[0166]在從時間tOl到時間t02的期間，驅(qū)動信號TRG〈0>到TRG〈M/16_1>以脈沖形狀被施加時，在光電二極管61中蓄積的電荷由轉移晶體管62轉移到浮置擴散部63。然后，在時間t02，第O行像素塊BL (0，0)到BL (0，15)中每個的加算節(jié)點FDC (0，0)的信號電平經(jīng)由垂直信號線VSL〈b*N/16>被讀取。這樣，第O行像素塊BL (0，0)到BL (0，15)中每個的加算信號的讀取被執(zhí)行。
[0167]接著，通過對各個像素塊行順序地執(zhí)行如上所述的操作而執(zhí)行各像素塊行中的加算號的讀取。
[0168]根據(jù)上述操作，由于可以對各個像素塊BL讀取被包括在每個像素塊BL中的單位像素50的信號被加算的加算信號，所以在偏向明亮的攝影環(huán)境中檢測照度和運動的情況下，可以提供對于每個成像區(qū)域的值，并且可以執(zhí)行更加精確的照度檢測和運動檢測。
[0169]進一步地，在加算信號的讀取時，由于沒有必要對加算信號未向其輸出的垂直信號線VSL〈b*N/16+l>到VSL〈(b+1 )*N/16_1>執(zhí)行各列的A/D轉換或⑶S處理，這可進一步抑制功耗。
[0170]注意,如圖9的時序圖所不,加算信號未向其輸出的垂直信號線VSL〈b*N/16+l>到VSL< (b+l)*N/16-l>的電位被固定到電源VDD電壓。這樣，可以防止放大晶體管65的源極的電位由于泄漏電流的改變，可以抑制轉換效率的改變，因此，可以被保持對于信號量的輸出值的線形性。
[0171]注意，在使用CMOS圖像傳感器130執(zhí)行攝影對象的成像的情況下，通過上述參考圖5的時序圖說明的操作，輸出每行的像素信號。
[0172][適用于本公開的CMOS圖像傳感器的第三實施方式]
[0173]圖10示出適用于本公開的CMOS圖像傳感器的第三實施方式的配置例子的圖。
[0174]圖10的CMOS圖像傳感器230包括像素陣列41、行選擇電路42、像素驅(qū)動線44、垂直信號線45、AFE電路241、控制單元242、以及列選擇信號線243。注意，在圖10中，相同的附圖標記被添加到具有和圖7的CMOS圖像傳感器130的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0175]進一步地，在圖10的CMOS圖像傳感器230中，在像素陣列41中被布置為矩陣形狀的像素的區(qū)域也被分為16x16的區(qū)域。此外，為了簡化起見，行號M和列號N各自是16的倍數(shù)。
[0176]AFE電路241為像素陣列41的每個像素列執(zhí)行Α/D轉換和⑶S處理，并且必要的話，為像素陣列41的每列像素塊BL執(zhí)行Α/D轉換和⑶S處理。
[0177]控制單元242控制由AFE電路241為像素陣列41的每個像素列執(zhí)行的Α/D轉換和CDS處理操作。具體地，控制單元242將列選擇信號(其選擇要執(zhí)行Α/D轉換和CDS處理的列)經(jīng)由在像素陣列41的每個像素列中形成的列選擇信號線243供給AFE電路241。在AFE電路241中，對由列選擇信號選擇的像素列執(zhí)行A/D轉換和CDS處理。
[0178][像素陣列和AFE電路的電路配置例子]
[0179]下一步，將參考圖11描述在CMOS圖像傳感器230中像素陣列41和AFE電路241的電路配置例子。
[0180]注意，由于像素陣列41的配置和參考圖8描述的像素陣列相同，所以其描述將被省略。 [0181]AFE電路241具有時鐘發(fā)生器261，以及DAC262，并且具有比較器271、計數(shù)器272、恒流源273、以及包括在各個列中的開關274和275。
[0182]注意，由于AFE電路241中的時鐘發(fā)生器261、DAC262以及每列中包括的比較器271、計數(shù)器272和恒流源193分別具有和在圖8的AFE電路43中的時鐘發(fā)生器161、DAC162、比較器171、計數(shù)器172和恒流源173相同的功能，所以他們的描述將被省略。
[0183]根據(jù)從控制單元242經(jīng)由列選擇線243提供給每列的列選擇信號，開關274、275被接通/關斷。注意，在下文中，與列號η的像素列相對應的列選擇信號將被表示為CS〈n>等。即，例如，與列號O的像素列相對應的列選擇信號將被表不為cs〈o>。
[0184]進一步地，列選擇信號CS〈n>也被提供給并包括在列號η的各個像素列中的比較器271和計數(shù)器272，并且相應列的比較器271和計數(shù)器272的操作被接通/關斷。
[0185]例如，當H電平列選擇信號CS〈n>被提供時，開關274被接通，電流流向比較器271和恒流源273，并且計數(shù)器272執(zhí)行對時鐘發(fā)生器161的時鐘信號的計數(shù)。
[0186]另一方面，當L電平列選擇信號CS〈n>被提供時，開關275被接通，垂直信號線VSL〈n>被固定到電源VDD電壓，以及電流不流向恒流源273。即使時鐘信號從時鐘發(fā)生器161輸入，計數(shù)器272也不執(zhí)行計數(shù)操作。
[0187]即，各個像素塊BL的加算信號被輸出給Α/D轉換器(比較器271和計數(shù)器272)，其中所述Α/D轉換器被連接到由列選擇信號CS〈n>選擇的列的垂直信號線VSL〈n>。
[0188][加算信號的讀取]
[0189]下一步，將參考圖12的時序圖描述CMOS圖像傳感器230的單位像素50的加算信號讀取的操作例子。
[0190]注意，圖12示出被提供給行號O到M-1的像素行(即所有像素行)的驅(qū)動信號FDC_C0NNECT<0>到roC_C0NNECT〈M_l>的信號電平；被提供給包括在像素塊BL的第I行的像素行的驅(qū)動信號 SEL〈0>、SEL<1> 到 SEL〈M/16-1>、RST<0> 到 RST〈M/16_1> 以及 TRG〈0>到TRG〈M/16-1>的信號電平；被提供給包括在像素塊BL的第2行的像素行的驅(qū)動信號SEL〈M/16>、SEL〈M/16+1> 到 SEL〈2M/16-1>、RST〈M/16> 到 RST〈2M/16_1> 以及 TRG〈M/16> 至IjTRG〈2M/16-1>的信號電平；…；被提供給包括在像素塊BL的第16行的像素行的驅(qū)動信號 SEL〈15M/16>、SEL〈15M/16+1> 到 SEL〈M-1>、RST〈15M/16> 到 RST〈M_1> 以及 TRG〈15M/16>到TRG〈M-1>的信號電平；以及選擇列號b*N/16 (O≤b≤15)、b*N/16+l和b*N/16+2到(b+l)*N/16-l 的像素列的列選擇信號 CS〈b*N/16>、CS〈b*N/16+l> 和 CS〈b*N/16+2> 到CS〈(b+l)*N/16-l> 的信號電平；以及列號 b*N/16、b*N/16+l 和 b*N/16+2 到(b+1) *N/16_1的像素列的垂直信號線 VSL〈b*N/16>、VSL〈b*N/16+l> 以及 VSL〈b*N/16+2> 到 VSL〈 (b+1)*N/16-1>的信號電平。
[0191]而且在這里，在加算信號的讀取時，被提供給所有像素行的各個單位像素50的驅(qū)動信號FDC_C0NNECT〈0>到FDC_C0NNECT〈M_1>通常被設定為H電平。
[0192]注意，雖然每幀(具體地，幀I和幀2)的操作在圖12的時序圖中示出，但是由于在每幀中的驅(qū)動信號SEL、RST和TRG類似于在上述圖9的時序圖中描述的操作，所以他們的描述被省略。
[0193]進一步地，如圖12的時序圖所示，在執(zhí)行幀I的加算信號的讀取的時候，列選擇信號CS〈b*N/16>被設定為H電平，以及在執(zhí)行巾貞2的加算信號的讀取的時候,列選擇信號CS〈b*N/16+l>被設定為H電平。S卩，由列選擇信號CS選擇的像素列改變，從而對每個幀轉移(shift)。結果，每個像素塊BL的加算信號向其輸出的垂直信號線為每個幀而改變。
[0194]根據(jù)上述操作，由于可以對每個像素塊BL讀取包括在各個像素塊BL中的單位像素50的信號被加算的加算信號，所以在偏向明亮的攝影環(huán)境中檢測照度和運動的情況下，可以提供每個成像區(qū)域的值，以及可以被執(zhí)行更加精確的照度檢測和運動檢測。
[0195]進一步地，在加算信號的讀取時，由于沒有必要對加算信號未向其輸出的垂直信號線45 (即，未被列選擇信號CS選擇的像素列)執(zhí)行Α/D轉換或CDS處理，所以可以進一步抑制功耗。
[0196]注意，僅僅特定像素列的加算信號的讀取被執(zhí)行的情況下，與其他列的器件相比，被包括在這些像素列中的單位像素50的放大晶體管65、或與這些像素列對應的AFE電路241的Α/D放大器(比較器271和計數(shù)器272)會迅速劣化，并且各列會出現(xiàn)性能差異。
[0197]因此，在本實施方式中，由于列選擇信號CS所選擇的像素列為每個幀而改變，降低每列的器件的劣化，并且可以防止每列的特性出現(xiàn)偏差。
[0198]注意，如圖12的時序圖所示，加算信號未向其輸出的垂直信號線45的電位被固定到電源VDD電壓。這樣，可以防止放大晶體管65的源極的電位由于泄漏電流而改變，也可以抑制轉換效率的改變，因此，可以被保持對于信號量的輸出值的線形性。
[0199]進一步地，在使用CMOS圖像傳感器230執(zhí)行攝影對象的成像的情況下，除了參考圖5的時序圖描述的操作以外，通常將所有列的列選擇信號CS設定為H電平來讀取每行的信號。
[0200]雖然迄今為止已經(jīng)描述了降低每列的器件的劣化偏向的操作例子，但是也可以降低每行的劣化偏向。
[0201]圖13的時序圖示出單位像素50在加算信號的讀取時的操作例子，其中每行的器件的劣化偏向被降低。
[0202]在圖13的時序圖中，不同于圖12的時序圖，向其提供驅(qū)動信號SEL〈m>的像素行改變使得為每幀轉移。
[0203]具體地，例如，在第O像素塊行的讀取中，在幀I中，行號O的驅(qū)動信號SEL〈0>被設定為H電平，以及在幀2中，行號I的驅(qū)動信號SEL〈1>被設定為H電平。進一步地，在第I像素塊行的讀取中，在幀I中，行號M/16的驅(qū)動信號SEL〈M/16>被設定為H電平，以及在幀2中，行號M/16+1的驅(qū)動信號SEL〈M/16+1>被設定為H電平。
[0204]注意，在圖13的時序圖中，由于列選擇信號CS〈b*N/16>通常被設定為H電平，雖然未在圖中示出，但是每個像素塊的加算信號被輸出給垂直信號線VSL〈b*N/16>。
[0205]這樣，由于向其提供驅(qū)動信號SEL的像素行為每個幀而改變，減小每行的器件的劣化偏向，并且可以防止每行特性偏離的發(fā)生。[0206]進一步地，在圖12的時序圖示出的操作中，雖然由列選擇信號CS選擇的像素列和向其提供驅(qū)動信號SEL的像素行都是在每個像素塊BL中的一個列和行，但是它們可以是多個列和行。
[0207]圖14的時序圖示出單位像素50的加算信號的讀取的操作例子，其中，由列選擇信號CS選擇的像素列和向其提供驅(qū)動信號SEL的像素行被設定為多個列和行。
[0208]在圖14的時序圖中，不同于圖12的時序圖，驅(qū)動信號SEL被同時提供給被包括在每個像素塊行的像素行中的兩行，并且由列選擇信號CS選擇被包括在每個像素塊列的像素列中的兩列。
[0209]具體地，對于每個幀，在第O像素塊行的讀取時，行號O和I的驅(qū)動信號SEL〈0>和SEL〈1>被設定為H電平；在第I像素塊行的讀取時，行號M/16和M/16+1的驅(qū)動信號SEL〈M/16>和SEL〈M/16+1>被設定為H電平；以及在第15像素塊行的讀取時，行號15M/16和15M/16+1的驅(qū)動信號SEL〈15M/16>和SEL〈15M/16+1>被設定為H電平。進一步地，在幀I中，列號b*N/16和b*N/16+l的列選擇信號CS〈b*N/16>和CS〈b*N/16+l>被設定為H電平；以及在幀2中，列號b*N/16+2和b*N/16+3的列選擇信號CS〈b*N/16+2>和CS〈b*N/16+3>被設定為H電平。
[0210]在這樣的情況下，用于一個像素塊BL的加算信號FDC經(jīng)由2x2單位像素50各自的放大晶體管65被輸出給兩個垂直信號線45。為每個輸出給垂直信號線45的加算信號FDC執(zhí)行CDS處理和Α/D轉換，然后加算所述加算信號FDC。
[0211]這樣，由于用于一個像素塊的加算信號通過選擇多個像素行和多個像素列而讀取和加算，所以可以被降低源自每列的放大晶體管65和Α/D轉換器的隨機噪聲。
[0212]注意，在圖7的CMOS圖像傳感器130中，通過包括用于像素陣列41的像素塊BL的每列的加算信號讀取電路141 (圖8)的多個Α/D轉換器(比較器191和計數(shù)器192)，可以實施以上參考圖14的時序圖描述的操作。
[0213][適用于本公開的CMOS圖像傳感器的第四實施方式]
[0214]圖15示出適用于本公開的CMOS圖像傳感器的第四實施方式的配置例子的圖。
[0215]圖15的CMOS圖像傳感器330包括像素陣列41、垂直信號線45、AFE電路241、控制單元242、列選擇信號線243、行選擇電路341以及像素驅(qū)動線342。注意，在圖15中，相同的附圖標記被添加到具有和圖10的CMOS圖像傳感器230的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0216]進一步地，在圖15的CMOS圖像傳感器330中，在像素陣列41中被布置為矩陣形狀的像素的區(qū)域也被分為16x16的區(qū)域。此外，為了簡化起見，行號M和列號N各自是16的倍數(shù)。
[0217]通過向像素陣列41的每個像素提供驅(qū)動信號，行選擇電路341同時驅(qū)動所有像素或以行單位等驅(qū)動角落像素，以及驅(qū)動用于讀取每個像素塊的加算信號的像素。
[0218]像素驅(qū)動線342提供用于像素陣列41的每個單位像素50的驅(qū)動的必要信號。特別地，在像素驅(qū)動線342之中，提供像素選擇信號的像素選擇信號線被形成用于至少像素塊BL的每行，S卩，用于至少16線，其中所述像素選擇信號選擇用于讀取每個像素塊的加算信號的像素。
[0219]注意，像素選擇信號可以被形成用于像素陣列41的每個像素行，即，用于M條線。這樣，像素陣列41中的每個單位像素50的布局的對稱可以被增強，并且每個單位像素50的特性可以變得統(tǒng)一。
[0220][像素陣列和AFE電路的電路配置例子]
[0221]下一步，將參考圖16描述在CMOS圖像傳感器330中像素陣列41和AFE電路241的電路配置例子。
[0222]注意，由于像素陣列41的配置和參考圖8描述的像素陣列相同，所以其描述將被省略。進一步地，由于AFE電路241的配置和參考圖11描述的像素陣列相同，所以其描述將被省略。
[0223]在圖16的像素陣列41中，像素選擇信號SEL_FDC經(jīng)由被形成用于這些像素行中的每個行的像素選擇信號線提供。
[0224]具體地，在圖16的像素陣列41中，A*N/16+B行的像素選擇信號SEL_FDC被提供給ON/16+B列的像素。在這里，A、B和C分別是O≤A≤15,0≤B≤15和O≤C≤15的任意整數(shù)。
[0225][加算信號的讀取]
[0226]在這里，將參考圖17的時序圖描述CMOS圖像傳感器330的單位像素50的加算信號的讀取的操作例子。
[0227]注意，圖17示出被提供給行號d*M/16+d(d:0 ^ d ^ 15的整數(shù))的像素行的像素選擇信號SEL_FDC〈d*M/16+d> ;被提供給不同于d*M/16+d的行號的像素行的像素選擇信號SEL_FDC〈d*M/16+d以外的 > ;被提供給行號e(e:0到M-1的整數(shù))的像素行，即所有像素行的驅(qū)動信號 SEL〈e>、RST〈e>、TRG〈e> 和 FDC_C0NNECT〈e> ;選擇列號 b*N/16+d(b:0 ≤ b ≤ 15的整數(shù))的像素列的列選擇信號CS〈b*N/16+d> ；以及選擇不同于b*N/16+d的列號的像素列的列選擇信號CS〈b*N/16+d以外的 > 的信號電平。
[0228]在圖17的時序圖中，對于具有相同列的每個像素塊，加算信號經(jīng)由被包括在這個像素塊中的單位像素50的各自的不同列的垂直信號線45輸出。
[0229]例如，在具有相同列的像素塊BL (0，0)和BL (1，0)中，像素塊BL (0，0)的加算信號FDC (0，O)從被包括在列號O的像素列的單位像素50的放大晶體管65經(jīng)由列號O的垂直信號線VSL〈0>輸出；以及像素塊BL (1,0)的加算信號FDC (1，O)從被包括在列號I的像素列的單位像素50的放大晶體管65經(jīng)由列號I的垂直信號線VSL〈1>輸出。進一步地，在具有相同列的像素塊BL (0，1)和BL (1，1)中，像素塊BL (0，I)的加算信號FDC (0,1)從被包括在列號O的像素列的單位像素50的放大晶體管65經(jīng)由列號N/16的垂直信號線VSL〈N/16>輸出；以及像素塊BL (1，I)的加算信號FDC (1，I)從被包括在列號I的像素列的單位像素50的放大晶體管65經(jīng)由列號N/16+1的垂直信號線VSL〈N/16+1>輸出。
[0230]根據(jù)上述操作，由于具有相同列的每個像素塊的加算信號經(jīng)由不同列的垂直信號線輸出，因此，多個像素塊的加算信號、并且因此所有像素塊的加算信號可以被同時讀取。這樣，用于執(zhí)行加算信號的讀取所必需的時間被縮短，并且可以改善幀速率以及通過縮短在AFE電路241中執(zhí)行的Α/D轉換所需的時間實現(xiàn)功耗的降低。
[0231][每行的像素信號的讀取]
[0232]圖18的時序圖示出在CMOS圖像傳感器330中單位像素50對每行的像素信號的讀取的操作例子的時序圖。[0233]圖18示出被提供給行號O的像素行的驅(qū)動信號SEL〈0>、像素選擇信號SEL_FDC〈0>和驅(qū)動信號RST〈0>、TRG〈0>和FDC_C0NNECT〈0>的信號電平；被提供給行號I的像素行的驅(qū)動信號SEL〈1>、像素選擇信號SEL_FDC〈1>和驅(qū)動信號RST〈1>、TRG〈1>和FDC_C0NNECT<1>的信號電平；…；被提供給行號M-1的像素行的驅(qū)動信號SEL〈M_1>、像素選擇信號 SEL_FDC〈M-1> 和驅(qū)動信號 RST〈M-1>、TRG〈M-1> 和 FDC_C0NNECT〈M_1> 的信號電平；以及加算節(jié)點FDC的信號電平。[0234]盡管圖18的時序圖基本示出和圖5的時序圖相同的操作，但是通過對相應的像素行的驅(qū)動信號SEL和像素選擇信號SEL_FDC執(zhí)行相同操作來執(zhí)行每行的像素信號的讀取。
[0235]順便提一句，在一般的CMOS圖像傳感器中，在光電二極管的電荷蓄積期間，通過將負電位施加于基板，作為轉移晶體管的柵極電位，從而增加光電二極管的飽和信號量并抑制暗電流以及白點的技術是眾所周知的。
[0236]不過，由于為了生成負電壓,必需一定的功耗量，在上述CMOS圖像傳感器中暗電流和白點被抑制的情況下，不容易實現(xiàn)執(zhí)行照度檢測時所需的超低功耗。
[0237][適用于本公開的CMOS圖像傳感器的第五實施方式]
[0238]圖19示出適用于本公開的CMOS圖像傳感器的第五實施方式的配置例子的圖。
[0239]圖19的CMOS圖像傳感器430包括像素陣列41、行選擇電路42、AFE電路43、像素驅(qū)動線44、垂直信號線45、加算信號讀取電路46、加算節(jié)點47以及基板電位控制電路441。注意，在圖19中，相同的附圖標記被添加到具有和圖1的CMOS圖像傳感器30的部件相同功能的部件，這些部件的描述將被省略。
[0240]基板電位控制電路441在規(guī)定的定時將規(guī)定基板電位VSS_PX施加于半導體基板(芯片)，所述半導體基板未在圖中示出，像素陣列41在所述半導體基板上形成。在至少單位像素50中的光電二極管61的陰極和轉移晶體管62的本體連接到這個基板，其中所述單位像素50構成像素陣列41。
[0241][加算信號的讀取]
[0242]接下來，將參考圖20的時序圖描述CMOS圖像傳感器430的單位像素50的加算信號的讀取的操作例子。
[0243]注意，圖20示出被提供給行號a (a:0≤a≤M-1的整數(shù))的像素行(即所有像素行)的驅(qū)動信號SEL〈a>、RST〈a>、TRG〈a>和FDC_C0NNECT〈a>的信號電平；加算節(jié)點FDC的信號電平冽號b (b:0≤b≤N-1的整數(shù))的像素列(即所有像素列)的垂直信號線VSL〈b>的信號電平；以及基板電位VSS_PX。
[0244]還是在這里，在加算信號的讀取時，被提供給所有像素行的每個單位像素50的驅(qū)動信號FDC_C0NNECT〈a>通常被設定為H電平。
[0245]在驅(qū)動信號RST〈a>被設定為H電平下，驅(qū)動信號TRG〈a>以脈沖形狀被施加時，在光電二極管61中蓄積的電荷被放電。這樣，在時間tll，執(zhí)行快門操作。在這種情況下，基板電位VSS_PX被設定為接地電位(0V)。
[0246]在快門操作后，驅(qū)動信號TRG〈a>變成L電平時，光電二極管61的電荷蓄積開始。即，在時間tl2，執(zhí)行蓄積操作。在這種情況下，基板電位VSS_PX被設定為正電位(1.2V)。
[0247]在時間tl3，驅(qū)動信號TRG〈a>以脈沖形狀被施加時，在光電二極管61中蓄積的電荷通過轉移晶體管62被轉移到浮置擴散部63。即，執(zhí)行每個單位像素50的像素信號的讀取。這樣，在時間tl4，讀取加算節(jié)點FDC的信號電平。
[0248]注意，當驅(qū)動信號TRG〈a>以脈沖形狀被施加期間，具體地，在時間tl3，基板電位VSS_PX被設定為接地電位(ον)。
[0249]在CMOS圖像傳感器430被放置在暗的攝影環(huán)境的情況下，由于沒有明顯地在光電二極管61中蓄積電荷，在時間tl4讀取的加算節(jié)點FDC的信號電平(加算信號FDC)變成和復位電平近似相同的電平，如圖20的虛線所示。進一步地，在攝影環(huán)境是明亮的情況下，由于在光電二極管61中蓄積的相應電荷,加算信號FDC變成不同于復位電平的電平,如圖20的長虛線/短虛線所示。
[0250]然后，當驅(qū)動信號RST〈a>以脈沖形狀被施加時，在浮置擴散部63中蓄積的電荷被放電(復位)。這樣，在時間tl5,讀取加算節(jié)點FDC的復位電平。
[0251]這樣，通過執(zhí)行⑶S處理，讀取噪聲被除去的加算信號，其中所述⑶S處理通過提取讀取加算信號與復位電平之間的差異而除去噪聲。
[0252]根據(jù)上述操作，可以實現(xiàn)類似于參考圖4的時序圖描述的操作的效果。進一步地，在上述操作中，在執(zhí)行快門操作時，接地電位被施加給基板，以及在執(zhí)行蓄積操作時，將規(guī)定的正電位施加給基板。
[0253]這樣，在執(zhí)行快門操作時，為了轉移晶體管62在強反轉區(qū)操作，在轉移晶體管62的柵極與基板之間施加足夠的電壓，為了完全耗盡光電二極管61，在光電二極管61的陽極和陰極之間施加足夠的電壓。
[0254]進一步地，在執(zhí)行蓄積操作的時候，正電位被施加給基板，通過將接地電位(L電平驅(qū)動信號TRG)施加給轉移晶體管62的柵極，基板的電位變成大于轉移晶體管62的柵極電位。通過增加基板的電位，光電二極管61的陰極電壓也由于耦合而增加，結果，光電二極管61的飽和電子數(shù)量(飽和信號量)增加，并且，可以降低暗電流。
[0255]因此，可以在不生成負電壓的情況下，即，在實現(xiàn)執(zhí)行照度檢測時所需的超低功耗的同時，抑制暗電流和白點。
[0256]注意，在上述操作中，在執(zhí)行像素信號的讀取期間，即，在驅(qū)動信號TRG〈a>以脈沖形狀被施加的期間，將基板電位VSS_PX設定為接地電位。例如，在像素信號的讀取被執(zhí)行之前，將基板電位VSS_PX設定為接地電位時，光電二極管61的飽和電子數(shù)量將減少。進一步地，在像素信號的讀取被執(zhí)行期間不將基板電位VSS_PX設定為接地電位時，將不會在轉移晶體管62的柵極與基板之間施加足夠的電壓。因此，在執(zhí)行像素信號的讀取期間，基板電位VSS_PX被設定為接地電位。
[0257]順便提一句，為了取消kT/C噪聲(復位噪聲)，通常在執(zhí)行浮置擴散部的復位后，讀取復位電平，然后在執(zhí)行像素信號讀取后讀取信號電平，以及獲取這些電平的差。
[0258]不過，由于浮置擴散部的基板通常被連接到光電二極管和轉移晶體管的基板，當基板電位從正電位改變到接地電位時，浮置擴散部的電位也會減少。
[0259]因此，在上述操作中，在執(zhí)行加算信號的讀取后執(zhí)行浮置擴散部的復位，并且通過讀取復位電平獲取與加算信號的差。在這里，在許多單位像素的浮置擴散部被連接到加算節(jié)點FDC的情況下，在加算信號的讀取時，kT/C噪聲會變得足夠小，并且可以獲得足夠的S/N比。
[0260]注意，當通過將基板電位從正電位改變到接地電位來減小浮置擴散部63的電位時，在執(zhí)行像素信號的讀取時，存在在光電二極管61的陽極與陰極之間未被施加足夠的電壓、光電二極管61未被完全放電并且所有信號電荷未被讀取的可能性。
[0261]因此，在上述操作中，可以為多個單位像素50將驅(qū)動信號SEL〈a>設定為H電平，并且在執(zhí)行像素信號的讀取時，每個像素列的垂直信號線VSL〈b>的電位可以被設定為大于當執(zhí)行浮置擴散部63的復位時的電位。這樣，浮置擴散部63的電位可以經(jīng)由放大晶體管65的柵極電容被提高，并且可以可靠地執(zhí)行光電二極管61的電荷的讀取。
[0262]進一步地，在執(zhí)行像素信號的讀取時，即使在單位像素50的電源VDD電壓被設定為大于當執(zhí)行浮置擴散部63的復位時的電位，也可以實現(xiàn)上述效果。
[0263]注意，如圖21所示，在時間t24讀取像素信號之前，可以在時間t23讀取復位電平，并且在時間t24讀取像素信號 后，可以在時間t25讀取加算信號。在這種情況下，在執(zhí)行像素信號的讀取時(時間t24)已經(jīng)被設定為接地電位的基板電位VSS_PX，在執(zhí)行加算信號的讀取時(時間t25)，再次被設定為正電位(1.2V)。
[0264]這樣，在光電二極管61中未蓄積電荷下，通過設定在執(zhí)行浮置擴散部63的復位等于執(zhí)行像素信號讀取后浮置擴散部63和加算節(jié)點FDC的電位時的電位，可以執(zhí)行CDS處理。
[0265]進一步地，在圖21中，通過將每個像素列的垂直信號線VSL〈b>的電位設定為大于在執(zhí)行浮置擴散部63的復位時的電位，在執(zhí)行浮置擴散部63 (在驅(qū)動信號RST〈a>被設定為L電平后)的復位后，浮置擴散部63 (加算節(jié)點FDC)的電位被升壓。
[0266][適用于本公開的CMOS圖像傳感器的第六實施方式]
[0267]圖22示出適用于本公開的CMOS圖像傳感器的第六實施方式的配置例子的圖。
[0268]圖22的CMOS圖像傳感器480包括像素陣列41、垂直信號線45、AFE電路241、控制單元242、列選擇信號線243、行選擇電路341、像素驅(qū)動線342以及基板電位控制電路441。注意，在圖22中，相同的附圖標記被添加到具有和圖15的CMOS圖像傳感器330的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷?。進一步地，由于基板電位控制電路441和圖19的被包括在CMOS圖像傳感器430的基板電位控制電路相同，其描述也將被省略。
[0269]進一步地，在圖22的CMOS圖像傳感器22中，類似于圖15的CMOS圖像傳感器，在像素陣列41中被布置為矩陣形狀的像素的區(qū)域也被劃分為16x16的區(qū)域。此外，為了簡化起見，行號M和列號N中各自是16的倍數(shù)。
[0270][加算信號的讀取]
[0271]下一步，將參考圖23的時序圖描述CMOS圖像傳感器480的單位像素50的加算信號的讀取的操作例子。
[0272]圖23示出被提供給行號d*M/16+d (d:0 ^ d ^ 15的整數(shù))的像素行的像素選擇信號SEL_FDC〈d*M/16+d>的信號電平；被提供給不同于d*M/16+d的行號的像素行的像素選擇信號SEL_FDC〈d*M/16+d以外的 > 的信號電平；被提供給行號e (e:0到M-1的整數(shù))的像素行(即所有像素行)的驅(qū)動信號SEL〈e>、RST〈e>、TRG〈e>和FDC_C0NNECT〈e>的信號電平；選擇列號b*N/16+d (b:0 < b < 15的整數(shù))的像素列的列選擇信號CS〈b*N/16+d>的信號電平；以及選擇不同于b*N/16+d的列號的像素列的列選擇信號CS〈b*N/16+d之外的>的信號電平。
[0273]此外，圖23示出基板電位VSS_PX的信號電平；列號b*N/16+d的像素列的垂直信號線VSL〈b*N/16+d>的信號電平；以及不同于b*N/16+d的像素號的像素列的垂直信號線VSL〈b*N/16+d以外的 > 的信號電平。
[0274]在圖23的時序圖中，單位像素50的操作基本和參考圖21的時序圖描述的操作基本相同。進一步地，在圖23的時序圖中，類似于圖17的時序圖，對于具有相同列的每個像素塊，加算信號經(jīng)由被包括在這個像素塊中的單位像素50的各自的不同列的垂直信號線45輸出ο
[0275]在這里，在本實施方式中，如圖23所示的時序圖，通過改變b*N/16+d以外的像素列(未被選擇的列)的垂直信號線VSL〈不同于b*N/16+d>的電位,在執(zhí)行浮置擴散部63的復位后，每個像素塊的浮置擴散部63和加算節(jié)點FDC被升壓。
[0276]具體地，在從浮置擴散部63的復位期間到加算信號的讀取的讀取操作中，具體地，時間t33以前，驅(qū)動信號SEL〈e>被設定為H電平。
[0277]進一步地，在浮置擴散部63的復位操作中，具體地，在時間t33，選擇未被選擇的列的列選擇信號CS〈b*N/16+d以外〉被設定為H電平，以及在浮置擴散部63的復位操作后，具體地，在時間t34，選擇未被選擇的列的列選擇信號CS〈b*N/16+d以外 > 被設定為L電平。這樣,未被用于加算信號的輸出的未被選擇列的垂直信號線VSL〈b*N/16+d以外〉的電位可以被改變，并且每個像素塊的浮置擴散部63和加算節(jié)點FDC可以經(jīng)由放大晶體管65的柵極電容升壓。結果，能可靠地執(zhí)行光電二極管61的電荷的讀取。
[0278][單位像素的另一個配置例子]
[0279]構成執(zhí)行上述操作的圖像傳感器的單位像素可以采用不同于圖2所示單位像素的配置。
[0280]具體地，構成像素陣列41的像素可以通過多個光電二極管和多個轉移晶體管共用單個浮置擴散部而構成。例如，如圖24所示，像素400可以構成像素陣列41，在所述像素400中四個光電二極管61-1到61-4以及四個轉移晶體管62-1到62_4公用一個浮置擴散部63。注意，光電二極管61和轉移晶體管62的數(shù)量不限于4個，可以是其他數(shù)量。
[0281]注意，迄今為止，雖然像素以矩陣形狀被布置的像素陣列41的區(qū)域被劃分為16x16的區(qū)域，但是劃分的方式不限于這種方式，所述區(qū)域可以被劃分為任意的部分區(qū)域。
[0282][適用于本公開的CMOS圖像傳感器的第七實施方式]
[0283]圖25示出適用于本公開的CMOS圖像傳感器的第七實施方式的配置例子的圖。
[0284]圖25的CMOS圖像傳感器630包括AFE電路43、垂直信號線45、像素陣列641、行選擇電路642、加算信號讀取電路643、像素驅(qū)動線644、645、垂直信號線645、控制電路646以及控制信號線647。注意，在圖25中，相同的附圖標記被添加到具有和圖1的CMOS圖像傳感器30的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0285]具有光電轉換元件的單位像素(圖26的單位像素650)被以矩陣形狀二維布置在像素陣列641中，其中所述單位像素生成對應于入射光量的電荷量的光學電荷，并內(nèi)部蓄積所述光學電荷。
[0286]根據(jù)矩陣形狀的像素陣列，每行的像素驅(qū)動線644沿圖的左右方向(像素行的像素的陣列方向)在像素陣列641中形成，每列的垂直信號線645沿圖的上下方向(像素列的像素的陣列方向)在像素陣列641中形成。像素驅(qū)動線644的一端被連接到對應于行選擇電路642的每行的輸出端。[0287]通過為像素陣列641的每個像素提供驅(qū)動信號，行選擇電路642同時驅(qū)動所有像素，或以行單位等驅(qū)動的各個像素。
[0288]從由行選擇電路642提供的驅(qū)動信號選擇的像素行的每個單位像素輸出的像素信號通過相應的垂直信號線645提供給AFE電路43。
[0289]進一步地，從由行選擇電路642提供的驅(qū)動信號選擇的每個單位像素輸出的像素信號經(jīng)由相應的垂直信號線645也被提供給加算信號讀取電路643。
[0290]對于像素陣列641的每個像素列，加算信號讀取電路643加算從單位像素經(jīng)由垂直信號線645輸出的像素信號，并且為所獲得的加算信號執(zhí)行CDS處理和Α/D轉換。
[0291]對每個像素列形成垂直信號線645。注意，通過可以與垂直信號線45共有地形成垂直信號線645。
[0292]控制單元646控制由加算信號讀取電路643為像素陣列641的每個像素列執(zhí)行的像素信號的加算。具體地，控制單元646經(jīng)由控制信號線647向加算信號讀取電力643提供控制信號，所述控制信號控制每個像素列的像素信號的加算。在加算信號讀取電路643中，像素信號的加算根據(jù)所述控制信號被執(zhí)行。
[0293][單位像素的電路配置例子]
[0294]接下來，將參考圖26描述以矩陣形狀被布置在圖25的像素陣列641中的單位像素650中的一個電路配置例子。
[0295]圖26的單位像素650包括光電二極管61、轉移晶體管62、浮置擴散部(FD)63、復位晶體管64、放大晶體管65以及選擇晶體管66。注意，在圖25中，相同的附圖標記被添加到具有和圖2的單位像素50的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0296]S卩，在圖26的單位像素650中，不同于圖2的單位像素50，輸出晶體管67未被包括在內(nèi)。
[0297][像素陣列、AFE電路和加算信號讀取電路的電路配置例子]
[0298]接下來，將參考圖27描述像素陣列641、AFE電路43和加算信號讀取電路643的電路配置例子。
[0299]注意，由于AFE電路43的配置和參考圖8描述的AFE電路相同，所以其描述將被省略。
[0300]雖然圖27的像素陣列641被適當?shù)厥÷裕瞧浒ㄔ谛蟹较虿贾玫腗個單位像素650，以及在列方向布置的N個單位像素650。
[0301]在這里，被布置在單位像素650中的行的行號被設定為從行頂部順序開始的0，1，2，...，M-1，以及被布置在單位像素650中的列的列號被設定為從列頂部順序開始的0，1，2，...，N-1，下文中將遵循這個順序。
[0302]每個單位像素650的像素信號經(jīng)由放大晶體管65和垂直信號線45被輸出給AFE電路43和加算信號讀取電路643。更為具體地，通過接通由驅(qū)動信號SEL選擇的像素行的單位像素650的選擇晶體管66，像素信號經(jīng)由單位像素650的放大晶體管65和垂直信號線45輸出給AFE電路43和加算信號讀取電路643。
[0303]注意,在圖27中，在圖25中描述的垂直信號線645與垂直信號線45共有地形成。
[0304]加算信號讀取電路643具有開關661、電容兀件662和663、放大器664、開關665、以及ADC (音頻數(shù)字轉換器)666。[0305]開關661將垂直信號線45電氣連接到電容元件662的一端，根據(jù)從控制單元646提供的控制信號之中的控制信號MODE接通/關斷。
[0306]電容兀件662的另一端被連接到電容兀件663的一端和放大器664的負側輸入端。
[0307]電容兀件663的另一端被連接到放大器664的輸出端。
[0308]參考電壓Vref被提供給放大器664的正側輸入端,并且放大器664的輸出端被連接到ADC666。包括了放大器664作為放大正側輸入端和負側輸入端之間的電位差的輸出電路，并且向輸出端子輸出被放大的電位差。
[0309]開關665電氣連接放大器664的輸出端和負側輸入端,根據(jù)從控制單兀646提供的控制信號之中的控制信號EQ接通/關斷。
[0310]ADC666為放大器664的輸出執(zhí)行Α/D轉換和CDS處理。
[0311]注意,在圖27中，電氣連接到電容兀件662的一端的垂直信號線45被設定為垂直信號線VSL<0>到VSL<c-l>(c:1≤c≤N-1)。即，對應于垂直信號線VSL<0>到VSL〈c_l>地包括開關661以及電容元件662和663。
[0312]即，通過加算被輸出到單位像素650的像素列中的像素列O到c-Ι的垂直信號線VSL<0>到VSL〈c-l>的信號，加算信號讀取電路643讀取加算信號。在加算信號讀取電路643中，根據(jù)電容元件662和663的電容比，輸出到垂直信號線VSL〈0>到VSL〈c_l>的加算后的加算信號被放大器664反向放大和輸出。
[0313][加算信號的讀取]
[0314]接下來，將參考圖28的時序圖描述CMOS圖像傳感器630的單位像素650的加算信號的讀取的操作例子。
[0315]圖28示出控制信號MODE和EQ ;列號b (b:0≤b≤c-Ι的整數(shù))的像素列的垂直信號線VSL〈b>的信號電平；以及放大器664的負側輸入電位VSL_SUM。
[0316]此外，圖28示出被提供給行號O的像素行的驅(qū)動信號SEL〈0>、RST〈0>和TRG〈0>的信號電平；被提供給行號I的像素行的驅(qū)動信號SEL〈1>、RST〈1>和TRG〈1>的信號電平；...；被提供給行號M-1的像素行的驅(qū)動信號SEL〈M-1>、RST〈M-1>和TRG〈M_1>的信號電平。
[0317]在加算信號的讀取中，用于接通電氣連接垂直信號線45和電容元件662的開關的控制信號MODE通常被設定為H電平。
[0318]當著眼于行號O的像素行的每個單位像素650時，在驅(qū)動信號RST〈0>處于H電平狀態(tài)下，通過以脈沖形狀施加驅(qū)動信號TRG〈0>來執(zhí)行第一次快門操作。在這樣的情況下，控制信號EQ被設定為H電平。
[0319]然后，驅(qū)動信號SEL〈0>從L電平被設定為H電平，在驅(qū)動信號RST〈0>處于被從H電平設定為L電平的狀態(tài)下，通過以脈沖形狀施加驅(qū)動信號TRG〈0>，執(zhí)行讀取操作(讀取)。
[0320]在讀取操作中，通過在驅(qū)動信號TRG〈0>以脈沖形狀被施加之前(在驅(qū)動信號SEL〈0>被設定為H電平，以及驅(qū)動信號RST〈0>被設定為L電平之后)將控制信號EQ設置為L電平,在浮置擴散部63被復位下,放大器664的輸出被復位為參考電壓Vref,并且執(zhí)行復位電平Vref的讀取。
[0321]進一步地，通過驅(qū)動信號TRG〈0>以脈沖形狀被施加，每個像素列的每個單位像素650的像素信號被讀出，經(jīng)由垂直信號線45和電容兀件662被加算并輸入到放大器664的負側輸入端，并執(zhí)行加算信號的讀取。
[0322]在這里，從執(zhí)行復位電平的讀取的時間到執(zhí)行像素信號的讀取的時間，垂直信號線VSL〈0>到VSL〈c-l>中的每個的電壓增量被設定為AVSL〈0>，AVSL<1>,...,AVSL<c-l>,并且如果電容元件662和663中的每個的電容值被設定為C_SUM和C_FB，{ ( AVSL<0>+AVSL<1>+...+ AVSL〈c_l>) /c}x (C_FB/C_SUM) +Vref 的電壓將被輸出給放大器664的輸出端，作為加算信號。
[0323]而且，通過ADC666執(zhí)行⑶S處理，輸出噪聲被除去的加算信號，其中所述⑶S處理通過獲得讀取復位電平Vref與加算信號{ ( Δ VSL<0>+ Δ VSL<1>+...+ Δ VSL<c-l>) /c}x(C_FB/C_SUM) +Vref之間的差來去除噪聲。
[0324]根據(jù)上述操作，由于沒有必要對每列執(zhí)行Α/D轉換或⑶S處理，當讀取已經(jīng)被加算了所有單位像素650的的信號的加算信號時，可以在執(zhí)行所有成像區(qū)域的照度檢測和運動檢測的情況下，抑制功耗。
[0325]進一步地，由于垂直信號線45和電容元件被形成為電氣連接開關661，在執(zhí)行通常的像素信號的讀取時，通過關斷開關661，加算信號讀取電路643的操作能夠不影響通常的像素信號的讀取操作。
[0326]注意，在上面的描述中，雖然要被加算的像素列被描述為像素列O到c-1，但是要被加算的像素列可以被設定為任意的像素列，并且可以是，例如所有的像素列或偶數(shù)像素列(或奇數(shù)列)。
[0327]此外，對于要被加算的每個像素列，可以包括加算信號讀取電路643。例如，加算信號讀取電路643可以被包括用于100列，例如從第O到第99像素列、第100到第199像素列等，或加算信號讀取電路643可以被獨立地包括在偶數(shù)列或奇數(shù)列中。
[0328][適用于本公開的CMOS圖像傳感器的第九實施方式]
[0329]圖29示出適用于本公開的CMOS圖像傳感器的第八實施方式的配置例子的圖。
[0330]圖29的CMOS圖像傳感器730包括像素陣列41、行選擇電路42、AFE電路43、像素驅(qū)動線44、垂直信號線45、控制單元646、控制信號線647、加算信號讀取電路741以及垂直信號線742。注意，在圖29中，相同的附圖標記被添加到具有和圖7的CMOS圖像傳感器130和圖25的CMOS圖像傳感器630的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0331]注意，在圖29的CMOS圖像傳感器730中，在像素陣列41中被布置為矩陣形狀的像素的區(qū)域被分為16xN的區(qū)域。在下文中，在每個區(qū)域中的單位像素50的集合將被稱為像素塊BL，并且，根據(jù)這個位置，將被表示為像素塊BL (s, t)。需要注意的是，s表示像素塊的行，并且被設定為O到15的整數(shù)。進一步地，t表示像素塊的列，并且被設定為O到N-1的整數(shù)。此外，為了簡化起見，行號M是16的倍數(shù)。
[0332]對于像素陣列41的每個像素列，加算信號讀取電路741加算從被包括在像素塊BL中的規(guī)定單位像素經(jīng)由垂直信號線742輸出的像素信號(加算信號)，并且為所獲得的像素信號執(zhí)行Α/D轉換和CDS處理。
[0333]對每個像素列形成垂直信號線742。注意，可以通過與垂直信號線45共有地形成垂直信號線742。
[0334][像素陣列、AFE電路和加算信號讀取電路的電路配置例子]
[0335]接下來，將參考圖30描述像素陣列41、AFE電路43和加算信號讀取電路741的電路配置例子。
[0336]注意，由于AFE電路43的配置和參考圖8描述的AFE電路相同，所以其描述將被省略。
[0337]雖然單位像素50在圖30的像素陣列41中被適當?shù)厥÷?，最左?第O列)的兩個上部單位像素50被包括在像素塊BL (0，O)中，以及最左列的兩個下部單位像素50被包括在像素陣列BL (1，0)中。進一步地，最右列(第2N/16-1列)的兩個上部單位像素50被包括在像素塊BL (0，2N/16-1)中，以及最右列的兩個下部單位像素50被包括在像素塊BL(1，2N/16-1)。
[0338]加算節(jié)點FDC被包括在每個像素塊BL中，并且被表示為對應于像素塊的加算節(jié)點FDC (s，t)。即，加算節(jié)點FDC (0，0)被包括在像素塊BL (0，O)中，加算節(jié)點FDC (I,O)被包括在像素塊BL (1，0)中，以及加算節(jié)點FDC (0，2N/16-1)被包括在像素塊BL (O,2N/16-1)中。
[0339]加算節(jié)點FDC被連接到被包括在每個像素塊BL中的單位像素50的輸出晶體管67的漏極，并且為每個像素塊BL加算從單位像素50的輸出晶體管67輸出的電荷。作為加算電荷的加算信號經(jīng)由被包括在每個像素塊BL中的規(guī)定單位像素50的放大晶體管65和垂直信號線45輸出給加算信號讀取電路741。更為具體地，在被包括在每個像素塊BL中的規(guī)定單位像素50中，通過接通由驅(qū)動信號SEL選擇的像素行的單位像素50的選擇晶體管66，經(jīng)由單位像素50的放大晶體管65和垂直信號線45，加算信號被輸出給加算信號讀取電路741。
[0340]注意，在圖30中，在圖29中描述的垂直信號線742通過與垂直信號線45共有地形成。
[0341] 加算信號讀取電路741具有開關661、電容元件662和663、放大器664、開關665以及ADC666。注意，在圖30中，相同的附圖標記被添加到具有和圖27的加算信號讀取電路643的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0342]在加算信號讀取電路741中，不同于圖27的加算信號讀取電路643，對于所有像素列，包括開關661和電容元件662以及663,以及對于各N/16列，包括一個放大器664、開關665和ADC666。具體地，在加算信號讀取電路741中，15個放大器664、開關665和ADC666被包括在列方向中。
[0343]即，加算信號讀取電路741加算和輸出用于每個像素塊BL的加算節(jié)點FDC的加算信號，所述加算信號被輸出到用于各N/16列的垂直信號線45。
[0344]注意,被包括在列方向中的放大器664、開關665和ADC666的數(shù)量不限于15。
[0345][加算信號的讀取]
[0346]下一步，將參考圖31的時序圖描述CMOS圖像傳感器730的單位像素50的加算信號的讀取的操作例子。
[0347]圖31示出控制信號MODE和EQ ;列號x*N/16到(x+1) *N/16_1 (O≤x≤15)的像素列的垂直信號線VSL〈x*N/16>到VSL〈(x+1) *N/16_1>的信號電平；以及第x列方向放大器664的負側輸入電位VSL_SUM〈x>。
[0348]進一步地，圖31示出被提供給行號O到M-1的像素行(即所有像素行)的驅(qū)動信號FDC_C0NNECT〈0>到FDC_C0NNECT〈M_1>的信號電平；被提供給包括在像素塊BL的第O行的像素行的驅(qū)動信號SEL〈0>、RST〈0>到RST〈M/16-1>以及TRG〈0>到TRG〈M/16_1>的信號電平；被提供給包括在像素塊BL的第I行的像素行的驅(qū)動信號SEL〈M/16>、RST<M/16>到RST〈2M/16-1>以及TRG〈M/16>到TRG〈2M/16_1>的信號電平；…;被提供給包括在像素塊BL的第15行的像素行的驅(qū)動信號SEL〈15M/16>、RST〈15M/16>到RST〈M_1>以及TRG〈15M/16>到TRG〈M-1>的信號電平。
[0349]在這里，在加算信號的讀取中，用于接通電氣連接垂直信號線45和電容元件662的開關的控制信號MODE也通常被設定為H電平。進一步地，被提供給所有像素行的每個單位像素50的驅(qū)動信號FDC_C0NNECT〈0>到FDC_C0NNECT〈M_1>通常被設定為H電平。
[0350]當著眼于在第O行的像素塊BL (0，0)到BL (0，N-1)上時，在驅(qū)動信號RST〈0>到RST〈M/16-1>處于H電平的狀態(tài)下，通過以脈沖形狀施加驅(qū)動信號TRG〈0>到TRG〈M/16_1>來執(zhí)行第一快門操作。在這樣的情況下，控制信號EQ被設定為H電平。
[0351]然后，驅(qū)動信號SEL〈0>從L電平設定為H電平，并且在驅(qū)動信號RST〈0>到RST〈M/16-1>處于被從L電平設定為H電平的狀態(tài)下，通過以脈沖形狀施加驅(qū)動信號TRG〈0>到TRG〈M/16-1>來執(zhí)行讀取操作(讀取)。
[0352]在讀取操作中，在驅(qū)動信號TRG〈0>到TRG〈M/16_1>以脈沖形狀被施加之前(在驅(qū)動信號SEL〈0>被設定為H電平，以及驅(qū)動信號RST〈0>到RST〈M/16-1>被設定為L電平之后)，通過使控制信號EQ被設定為L電平，對于第O行像素塊BL (0，0)到BL (0，N_1)中的每個塊的單位像素50的加算節(jié)點FDC (0,0)到FDC (O, N-1)的復位電平經(jīng)由垂直信號線VSL<0> 到 VSL〈N-1> 被讀取。
[0353]通過以脈沖形狀施加驅(qū)動信號TRG〈0>到TRG〈M/16_1>，對于第O行像素塊BL (0，O)到BL (0，N-1)中的每個塊的加算節(jié)點FDC (0，0)到FDC (0，N_1)的信號電平經(jīng)由垂直信號線VSL<0>到VSL<N-1>被讀取。這樣，執(zhí)行第O行像素塊BL (0,0)到BL (O, N-1)中每個塊的加算信號的讀取。
[0354]在這些之中，像素塊BL (0，0)到BL (O, N-1)的各個加算信號被設定為加算信號VSL_SUM<0>,并被輸入到圖30的加算信號讀取電路741中的第O列方向放大器664的負側輸入端。進一步地，像素塊BL (0，N/16)到BL (0，2N/16-1)的各個加算信號被設定為加算信號VSL_SUM〈1>，并被輸入到圖30的加算信號讀取電路741中的第I列方向放大器664的負側輸入端。而且，像素塊BL (0，15N/16)到BL (0，N-1)的各個加算信號被設定為加算信號VSL_SUM〈N-1>，并被輸入到圖30的加算信號讀取電路741中的第15列方向放大器664(圖中未不出)的負側輸入端。
[0355]這樣，關于行方向(垂直方向)被加算節(jié)點FDC加算的加算信號被關于列方向(水平方向)的多個列的每個的加算信號讀取電路741加算。
[0356]而且在上述操作中，由于沒有必要對每列執(zhí)行Α/D轉換或⑶S處理，當讀取已經(jīng)加算了所有單位像素50的的信號的加算信號時，可以在執(zhí)行所有成像區(qū)域的照度檢測和運動檢測的情況下，抑制功耗。
[0357]進一步地，由于垂直信號線45和電容兀件662被形成為由開關661電氣連接,通過在執(zhí)行通常的像素信號的讀取時關斷開關661，加算信號讀取電路643的操作能夠不影響正常像素信號的操作。
[0358]注意，在本實施方式中，雖然單個像素塊BL被包括在N/16xl的單位像素50中，但是他們可以以列方向上的像素數(shù)為兩個以上被包括。在這樣的情況下，每個像素塊BL Cs,t)的加算節(jié)點FDC (s, t)輸出的加算信號經(jīng)由例如由第三實施方式中的列選擇信號選擇的垂直信號線45的規(guī)定列輸出到加算信號讀取電路741。
[0359][適用于本公開的CMOS圖像傳感器的第九實施方式]
[0360]圖32示出適用于本公開的CMOS圖像傳感器的第九實施方式的配置例子的圖。
[0361]圖32的CMOS圖像傳感器830包括像素陣列841、行選擇電路842、AFE電路843、像素驅(qū)動線844、垂直信號線845、加算信號讀取電路846以及加算節(jié)點847。
[0362]具有光電轉換元件的單位像素(圖33的單位像素850)被以矩陣形狀二維布置在像素陣列841中，其中所述單位像素生成對應于入射光量的電荷量的光學電荷，并內(nèi)部蓄積所述光學電荷。
[0363]根據(jù)矩陣形狀的像素陣列，每行的像素驅(qū)動線844沿圖的左右方向(像素行的像素的陣列方向)在像素陣列841中形成，每列的垂直信號線845沿圖的上下方向(像素列的像素的陣列方向)在像素陣列841中形成。像素驅(qū)動線844的一端被連接到對應于行選擇電路842的各行的輸出端。
[0364]通過為像素陣列841的每個像素提供驅(qū)動信號，行選擇電路842同時驅(qū)動所有像素，或以行單位等驅(qū)動各個像素。
[0365]從由行選擇電路842提供的驅(qū)動信號選擇的像素行的各單位像素輸出的像素信號通過相應的垂直信號線845被提供給AFE電路843。
[0366]對于像素陣列841的每個像素列，AFE電路843為從被選擇行的每個單位像素經(jīng)垂直信號線845輸出的像素信號執(zhí)行規(guī)定的信號處理，并在信號處理后臨時保持像素信號。具體地，AFE電路843為經(jīng)由垂直信號線845輸出的像素信號執(zhí)行⑶S處理和A/D轉換。
[0367]進一步地，從各個單位像素輸出的像素信號經(jīng)加算節(jié)點847也被提供給加算信號讀取電路846，其中所述各個單位像素由行選擇電路842提供的驅(qū)動信號選擇。
[0368]加算信號讀取電路846為在加算節(jié)點847中被加算的各個單位像素的像素信號執(zhí)行⑶S處理和A/D轉換。
[0369]加算節(jié)點847加算從各個單位像素輸出的像素信號，以及向加算信號讀取電路846供應加算后的像素信號作為加算信號。
[0370][像素陣列的電路配置例子]
[0371]接下來，將參考圖33描述圖32的像素陣列841的電路配置例子。
[0372]圖33的像素陣列841包括在行方向布置的M個單位像素850，以及在列方向布置的N個單位像素850。
[0373]在這里，被布置在單位像素850中的行的行號被設定為從行頂部順序開始的0，1，2，...，M-1，以及被布置在單位像素850中的列的列號被設定為從列頂部順序開始的0，1，2，...，N-1，下文中將遵循這個順序。
[0374]進一步地，被提供給行號m的像素行的各單位像素850的驅(qū)動信號各自被表示為TRG〈m>、RST〈m>、SEL〈m>等，以及對應于列號η的像素列垂直信號線845以及向其輸出的信號被表示為VSL〈n>等。即，例如，被提供給行號O的像素行的各個單位像素850的驅(qū)動信號各自被表示為TRG〈0>、RST〈0>、SEL〈0>等，以及對應于列號O的像素列垂直信號線845以及向其輸出的信號被表示為VSL〈0>等。此外，注意，電源VDD電壓經(jīng)由電源配線向所有單位像素850同樣地提供。
[0375]圖33的單位像素850包括光電二極管61、轉移晶體管62、浮置擴散部(FD)63、復位晶體管64、放大晶體管65、以及選擇晶體管66。注意，在圖33中，相同的附圖標記被添加到具有和圖2的單位像素50的部件相同功能的部件，這些部件的描述將被適當?shù)厥÷浴?br>
[0376]S卩，在圖33的單位像素850中，不同于圖2的單位像素50，輸出晶體管67未被包括在內(nèi)。進一步地，在圖33的像素陣列841中，每個單位像素850的復位晶體管64的漏極經(jīng)由電源配線被連接到加算節(jié)點847。即，每個單位像素850的所有浮置擴散部63經(jīng)由復位晶體管64被全部電氣連接。
[0377]這樣，像素陣列841的所有單位像素850的浮置擴散部63的電荷已經(jīng)被加算的加算信號經(jīng)由電源配線和加算節(jié)點847被讀取到加算信號讀取電路846。
[0378]進一步地，在像素陣列841中，負載M0S861被連接到每個像素列的垂直信號線845(VSL<0>到VSL〈N-1>)中的每個。通過被連接到垂直信號線845，負載M0S861構成每個單位像素850的放大晶體管65和源跟隨器電路。
[0379]在安裝有CMOS圖像傳感器830的電子裝置具有攝像機功能，并且執(zhí)行每行的像素信號的讀取的情況下，在像素陣列841中的每個單位像素850的光電二極管61中蓄積的電荷經(jīng)由例如圖33的箭頭A所示的放大晶體管62、浮置擴散部63、放大晶體管65和選擇晶體管66被輸出給垂直信號線845。在這樣的情況下，各個像素列的負載M0S861被接通。
[0380]另一方面，在安裝有CMOS圖像傳感器830的電子裝置具有例如照度計功能，并且執(zhí)行加算信號的讀取的情況下，在像素陣列841中的每個單位像素850的光電二極管61中蓄積的電荷經(jīng)由例如圖33的箭頭B所示的轉移晶體管62和復位晶體管64被輸出給電源配線。在這樣的情況下，各個像素列的負載M0S861被關斷。
[0381]這樣，在CMOS圖像傳感器830中，由于在執(zhí)行加算信號的讀取時各個像素列的負載M0S861全部被關斷，可以實現(xiàn)在執(zhí)行照度檢測和運動檢測時所需的超低功耗。
[0382][現(xiàn)有技術的像素陣列]
[0383]順便提一句，如圖34所示的現(xiàn)有技術的像素陣列主要被劃分為有效像素/OPB區(qū)域和處理假區(qū)域(process dummy region)。將像素信號輸出為視頻信號的有效像素和輸出充當視頻信號中黑的標準的像素信號的光學黑像素(在下文中，被稱為OPB像素)，被布置在有效像素/OPB區(qū)域中。進一步地，用于抑制處理中的變化和接近有效像素/OPB區(qū)域的邊界的像素的劣化的假像素(du_y pixel)被布置在處理假區(qū)域中。
[0384]不過，在如圖34所示的像素陣列的情況下，當執(zhí)行加算信號的讀取時，有效像素的像素信號和OPB像素的像素信號被混合在一起，因此存在影響高S/N實現(xiàn)的可能性。
[0385]因此，在下文中，將描述本實施方式的像素陣列。
[0386][本實施方式的像素陣列的例子]
[0387]圖35示出本實施方式的像素陣列的例子。
[0388]如圖35所示，像素陣列841被劃分為有效像素/OPB區(qū)域841a、處理假區(qū)域841b、OPB非查詢區(qū)域841c、加算信號OPB區(qū)域841d以及OPB非查詢處理假區(qū)域841e。
[0389]單位像素850被布置為在有效像素/OPB區(qū)域841a中的有效像素和OPB像素，以及假像素被布置在處理假(dummy，虛擬)區(qū)域841b中。
[0390]開口部被屏蔽金屬(shielding metal)屏蔽的單位像素850被布置在OPB非查詢區(qū)域841c、加算信號OPB區(qū)域841d以及OPB非查詢處理假區(qū)域841e中的每個中。
[0391 ] 在這些之中，被布置在加算信號OPB區(qū)域841d中的像素是OPB像素(在下文中，被稱為加算信號OPB像素)，其輸出作為加算信號中黑的標準的像素信號(在下文中，被稱為標準信號)。
[0392]進一步地，被布置在OPB非查詢區(qū)域841c和OPB非查詢處理假區(qū)域841e中的像素是用于抑制由于接近有效像素/OPB區(qū)域841a和加算信號OPB區(qū)域841d的邊界的像素的像素信號的規(guī)律性中斷產(chǎn)生的噪聲等的像素。雖然這些像素輸出像素信號是可能的，但是輸出的像素信號不用于隨后的階段。
[0393]注意，在圖35所示的像素陣列841中，被連接到每個像素的電源配線被形成為通過有效像素/OPB區(qū)域841a和加算信號OPB區(qū)域841d、以及通過OPB非查詢區(qū)域841c、力口算信號OPB區(qū)域841d和OPB非查詢處理假區(qū)域841e能被電氣分離。
[0394][關于電源配線]
[0395]在這里，將參考圖36描述在像素陣列841中電源配線的配置。
[0396]如圖36所示的像素陣列841具有電源配線871、872和873、電源PAD874、行選擇電路875L和875R、開關晶體管876和877、以及放大晶體管878和879。
[0397]電源配線871是向被布置在OPB非查詢區(qū)域841c、加算信號OPB區(qū)域841d以及OPB非查詢處理假區(qū)域841e中的像素提供電源VDD電壓的電源配線。
[0398]電源配線872是向被布置在有效像素/OPB區(qū)域841a中的像素提供電源VDD電壓的電源配線。
[0399]電源配線873是向被布置在加算信號OPB區(qū)域841d中的像素提供電源VDD電壓的電源配線。
[0400]電源PAD874被連接到未在圖中示出的電源，并且向電源配線871提供電源VDD電壓。
[0401]和圖32的行選擇電路842相對應的行選擇電路875L和875R向像素陣列841中的每個像素提供驅(qū)動信號。
[0402]通過被接通，開關晶體管876電氣連接電源配線871和電源配線872，以及通過被關斷，電氣分離電源配線871和電源配線872。
[0403]通過被接通，開關晶體管877電氣連接電源配線871和電源配線873，以及通過被關斷，電氣分離電源配線871和電源配線873。
[0404]放大晶體管878放大電源配線872的電壓。由放大晶體管878放大的電壓(電壓信號)被輸出給加算節(jié)點847。
[0405]放大晶體管879放大電源配線873的電壓。由放大晶體管879放大的電壓(電壓信號)被輸出給加算節(jié)點847。
[0406]在例如上述的配置中，在安裝有CMOS圖像傳感器830的電子裝置具有攝像機功能，并且執(zhí)行每行的像素信號的讀取的情況下，開關晶體管876和877被接通，以及提供給電源配線871的電源VDD電壓也經(jīng)由開關晶體管876和877被提供給電源配線872和873。
[0407]這樣，在安裝有CMOS圖像傳感器830的電子裝置具有攝像機功能的情況下，由于在像素陣列841中的所有像素的電源是相同的，可以避免由于IR下降或周期性中斷導致的特性劣化。[0408]另一方面，在安裝有CMOS圖像傳感器830的電子裝置具有例如照度計功能，并且加算信號的讀取被執(zhí)行的情況下，開關晶體管876被關斷，以及被輸出到電源配線872的加算信號經(jīng)由放大晶體管878和加算節(jié)點847在加算信號讀取電路846 (圖32)中被讀取。進一步地，開關晶體管877被類似地關斷，并且被輸出到電源配線873的標準信號經(jīng)由放大晶體管879和加算節(jié)點847在加算信號讀取電路846中被讀取。
[0409]在加算信號讀取電路846中，基于向電源配線872輸出的加算信號和向電源配線873輸出的標準信號執(zhí)行CDS處理，并且讀取噪聲被移除的加算信號。
[0410]這樣，在安裝有CMOS圖像傳感器830的電子裝置具有例如照度計功能的情況下，由于通過像素陣列841中的有效像素/OPB區(qū)域841a和加算信號OPB區(qū)域841d分離電源，可以在有效像素的像素信號和加算信號OPB像素的像素信號沒有被混合在一起的情況下，實現(xiàn)高S/N的加算信號的讀取。
[0411][關于配線電容的對策]
[0412]如上所述，在CMOS圖像傳感器830起例如照度計的作用的情況下，向電源配線872輸出的加算信號和向電源配線873輸出的標準信號被讀取。在這樣的情況下，有可能電源配線872與電源配線873之間的配線電容差將作為輸出的加算信號與標準信號之間的差出現(xiàn)。
[0413]在這里，CMOS圖像傳感器830被設定為表面照射型CMOS圖像傳感器。
[0414]在有效像素/OPB區(qū)域841a中，如果單位像素850的電容被設定為W，行號被設定為Xa，列號被設定為Y，電源配線871與電源配線872之間邊界部分的配線電容被設定為Ba,開關晶體管876的結電容被設定為Ja，以及放大晶體管878的柵極電容被設定為Ga，則電源配線872的配線電容將被表示為{W X (Xa x Y)+Ba+Ja+Ga}/ (Xa x Y)。
[0415]進一步地，在加算信號OPB區(qū)域841d中，如果單位像素850的電容被設定為W，行數(shù)量被設定為xb，列數(shù)量被設定為Y，電源配線871與電源配線873之間邊界部分的配線電容被設定為Bb，開關晶體管877的結電容被設定為Jb，以及放大晶體管879的柵極電容被設定為Gb，則電源配線873的配線電容將被表示為{W X (Xb X Y)+Bb+Jb+Gb}/ (Xb x Y)。
[0416]在這樣的情況下，電源配線873的配線電容(加算信號OPB區(qū)域841d)將變成大于電源配線872的配線電容(有效像素/OPB區(qū)域841a)。
[0417]因此，在本實施方式的加算信號OPB區(qū)域841d中，通過將開關晶體管877的尺寸變得大于開關晶體管876的尺寸，開關晶體管876的結電容Jb將變得更小。
[0418]進一步地，在加算OPB區(qū)域841d中的像素行數(shù)量Xb被設定為規(guī)定的行數(shù)(例如，五行)或更多。
[0419]通過例如上述的對策，降低電源配線872與電源配線873之間配線電容的差變得可能。
[0420]注意，雖然上述對策在電源配線873的配線電容變得大于電源配線872的配線電容的情況下是有效的，但是，在配線層在光接收表面的反面上形成的背面照射型CMOS圖像傳感器中，由于被包括在加算信號OPB區(qū)域841d的屏蔽金屬，電源配線873的配線電容將變得小于電源配線872的配線電容。
[0421 ] 在這里，將描述在背面照射型CMOS圖像傳感器830中降低電源配線872與電源配線873之間配線電容的差的對策。[0422][有效像素區(qū)域的配線布局]
[0423]首先，將參考圖37描述在CMOS圖像傳感器830是背面照射型CMOS圖像傳感器的情況下，在有效像素/OPB區(qū)域841a中每個配線層的配線布局。
[0424]圖37示出從有效像素/OPB區(qū)域841a中每個配線層的底層開始的第一配線層1MT、第二配線層2MT、第三配線層3MT以及第四配線層4MT的配線布局。
[0425]有效像素/OPB區(qū)域841a中的8像素部分的配線布局被示出用于圖37所示的第一配線層IMT到第四配線層4MT中的每個。
[0426]在第一配線層IMT中的水平直線型圖案和在第二配線層2MT中的L形狀型圖案示出用于各個像素的轉移晶體管62的柵極的引出線。
[0427]進一步地，在第三配線層3MT中的T形狀類型圖案示出用于向各個像素的轉移晶體管62的柵極提供驅(qū)動信號TRG的信號線。
[0428]此外，在第四配線層4MT中的格子圖案示出電源配線872。
[0429][0ΡΒ區(qū)域的配線布局]
[0430]下一步，將參考圖38描述在CMOS圖像傳感器830是背面照射型CMOS圖像傳感器的情況下，在加算信號OPB區(qū)域841d中每個配線層的配線布局。
[0431]圖38示出從加算信號OPB區(qū)域841d中各個配線層的底層開始的第一配線層1MT、第二配線層2MT、第三配線層3MT以及第四配線層4MT的配線布局。
[0432]加算信號OPB區(qū)域841d中的8像素部分的配線布局被示出用于圖38所示的第一配線層IMT到第四配線層4MT中的每個。
[0433]在第一配線層IMT中的梳狀類型圖案示出各像素的轉移晶體管62的柵極的引出線。
[0434]在第二配線層2MT中的水平帶狀類型圖案示出用于向各像素的轉移晶體管62的柵極提供驅(qū)動信號TRG的信號線。
[0435]進一步地，在第三配線層4MT中的格子圖案示出電源配線873。
[0436]此外,在第四配線層4MT中的無圖案(所謂實心圖案(solid pattern))示出屏蔽金屬。
[0437]這樣，在背面照射型CMOS圖像傳感器830中，由于被包括在加算信號OPB區(qū)域841d中的屏蔽金屬，電源配線873的配線電容變得小于電源配線872的配線電容。
[0438]因此，為了增加電源配線873的配線電容，用于每個像素的轉移晶體管62的柵極的引出線的圖案從圖37所示的第一配線層IMT中的水平直線型改變?yōu)槿鐖D38所示的第一配線層IMT中的梳狀類型。
[0439]進一步地，用于向各像素的轉移晶體管62的柵極提供驅(qū)動信號TRG的信號線的層從圖37的第三配線層3MT改變?yōu)槔鐖D38的第二配線層2MT。
[0440]通過例如上述的對策，即使在背面照射型CMOS圖像傳感器830中，也可以降低電源配線872與電源配線873之間的配線電容的差。
[0441]雖然在上面描述中，作為像素陣列841中的像素陣列，有效像素和OPB像素(其輸出用作視頻信號中的黑的標準的像素信號)被布置在相同區(qū)域中(有效像素/OPB區(qū)域841a)，但是，加算信號OPB像素可以被用作OPB像素，其輸出用作視頻信號中黑的標準的像
素信號。[0442][本實施方式的像素陣列的另一個例子]
[0443]圖39示出本實施方式的像素陣列的另一個例子。
[0444]如圖39所示，像素陣列841被劃分為有效像素區(qū)域841a’、處理假區(qū)域841b、OPB非查詢區(qū)域841c、共享的OPB區(qū)域841d’、以及OPB非查詢處理假區(qū)域841e。
[0445]注意，在圖39中，處理假區(qū)域841b、OPB非查詢區(qū)域841c以及OPB非查詢處理假區(qū)域841e類似于參考圖35描述的那些區(qū)域。
[0446]只有有效像素被布置在有效像素區(qū)域841a’中。
[0447]進一步地，充當視頻信號中黑的標準的像素信號被輸出給共享的OPB區(qū)域841d’，以及輸出充當加算信號中黑的標準的像素信號(標準信號)的OPB像素被布置在共享的OPB區(qū)域841d’中。
[0448]而且，在圖39所示的像素陣列841中，被連接到各像素的電源配線被形成為通過有效像素區(qū)域841a’和共享OPB區(qū)域841d’、以及通過OPB非查詢區(qū)域841c、共享OPB區(qū)域841(1'和OPB非查詢處理假區(qū)域841e能被電氣分離。
[0449]注意，當安裝有CMOS圖像傳感器830的電子裝置具有攝像機功能時，圖39所示的像素陣列可在由于IR下降或周期性中斷導致的特性劣化不會影響圖像質(zhì)量的范圍內(nèi)應用。
[0450][適用于本公開的電子裝置的配置例子]
[0451]本公開能夠被應用于在圖像捕捉部(光電轉換部)使用固態(tài)成像裝置的一般的電子裝置，例如固態(tài)數(shù)碼靜態(tài)照相機或視頻攝像機的攝像裝置、具有成像功能的便攜式終端裝置、或在成像讀取部使用固態(tài)成像裝置的復印機。固態(tài)成像裝置可以具有被形成為一個芯片的配置，或可以是具有成像功能的模塊形狀的配置，其中，成像部和信號處理部或光學系統(tǒng)被集成并封裝。
[0452]圖40示出作為適用于本公開的電子裝置的成像裝置的配置例子的框圖。
[0453]圖40的成像裝置900包括構成透鏡組等的光學部901，采用上述單位像素50的各配置的固態(tài)成像裝置(成像設備)902、以及作為攝像機信號處理電路的DSP電路903。進一步地，成像裝置900還包括幀存儲器904、顯示部905、記錄部906、操作部907以及電源部908。DSP電路903、幀存儲器904、顯示部905、記錄部906、操作部907以及電源部908經(jīng)由總線909被相互連接。
[0454]通過獲取攝影對象的入射光(圖像光)，光學部901在固態(tài)成像裝置902的成像表面上形成圖像。固態(tài)成像裝置902將由光學部901在成像表面上形成圖像的入射光量轉換為像素單位的電信號，并將所述電信號作為像素信號輸出。根據(jù)上述實施方式的固態(tài)成像裝置，例如CMOS圖像傳感器30可以被用作此固態(tài)成像裝置902。
[0455]顯示部905由例如面板型顯示裝置，例如液晶顯示面板或有機EL (電致發(fā)光)面板構成，并且顯示由固態(tài)成像裝置902拍攝的運動圖像或靜止圖像。記錄部906將由固態(tài)成像裝置902拍攝的運動圖像或靜止圖像記錄到記錄介質(zhì)，例如錄影帶或DVD(數(shù)字通用光盤)中。
[0456]在用戶的操作下，操作部907發(fā)出用于成像裝置900各個功能的操作指令。電源部908向下列這些供應目標適當?shù)靥峁└鞣N電源，其變成DSP電路903、幀存儲器904、顯示部905、記錄部906和操作部907的操作電源。[0457]如上所述，在偏向明亮的攝影環(huán)境中照度或運動被檢測的情況下，通過使用根據(jù)上述實施方式的CMOS圖像傳感器30等作為像固態(tài)成像裝置902，可以為每個成像區(qū)域提供值，并且可以執(zhí)行更加精確的照度檢測和運動檢測。
[0458]進一步地，在上述實施方式中，已經(jīng)包括了在應用CMOS圖像傳感器情況下的例子，在CMOS圖像傳感中，將對應于可見光量的電信號檢測為物理量的單位像素以矩陣形狀布置。不過，本公開不限于應用于CMOS圖像傳感器，還可應用于一般的固態(tài)成像裝置。
[0459]本領域的技術人員應當理解，根據(jù)設計要求和其他因素，可以出現(xiàn)各種修改、組合、子組合和變化，只要這些變化和修改在權利要求及其等價方案的范圍內(nèi)即可。
[0460]此外，本技術還可以被配置如下。
[0461](I) 一種固態(tài)成像裝置，包括:
[0462]像素陣列，在所述像素陣列中的多個單位像素二維地布置，其中，每個像素包括:
[0463]光電轉換元件，
[0464]轉移晶體管，其將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部，
[0465]復位晶體管，其將浮置擴散部的電荷復位，以及
[0466]輸出晶體管，其輸出浮置擴散部的電荷，
[0467]其中，所述多個單位像素中的至少一個的浮置擴散部經(jīng)由所述輸出晶體管被電氣連接。
[0468](2)根據(jù)(I)所述的固態(tài)成像裝置，其進一步包括:
[0469]加算節(jié)點，其加算從所述多個單位像素中的至少一個的輸出晶體管輸出的電荷；以及
[0470]加算信號讀取電路，其讀取作為加算信號的在加算節(jié)點中加算的電荷。
[0471](3)根據(jù)(2)所述的固態(tài)成像裝置，
[0472]其中所述加算節(jié)點加算像素陣列中所有單位像素的輸出晶體管輸出的電荷。
[0473](4)根據(jù)(2)所述的固態(tài)成像裝置，
[0474]其中，被提供用于每個像素塊，所述每個像素塊是像素陣列的每個區(qū)域中單位像素的集合，并且所述加算節(jié)點將被包括在所述像素塊中的單位像素的輸出晶體管輸出的電荷加算。
[0475](5)根據(jù)(4)所述的固態(tài)成像裝置，
[0476]其中，每個單位像素進一步包括放大晶體管，所述放大晶體管輸出對應于所述浮置擴散部的電荷的信號，以及
[0477]其中，對于每個像素塊，被包括在所述像素塊中的規(guī)定單位像素的放大晶體管向加算信號讀取電路輸出加算信號。
[0478](6)根據(jù)(5)所述的固態(tài)成像裝置，
[0479]其中，垂直信號線被提供用于所述單位像素的每列，以及
[0480]其中對于每個像素塊，被包括在所述像素塊中的規(guī)定單位像素的放大晶體管經(jīng)由所述垂直信號線向加算信號讀取電路輸出加算信號。
[0481](7)根據(jù)(6)所述的固態(tài)成像裝置，
[0482]其中，每個單位像素進一步包括選擇晶體管，所述選擇晶體管向所述垂直信號線提供所述放大晶體管的輸出，以及[0483]其中，對于每個像素塊，包括所述選擇晶體管的單位像素的放大晶體管經(jīng)由垂直信號線向加算信號讀取電路輸出加算信號，其中所述選擇晶體管由被供應給單位像素的每行的驅(qū)動信號選擇。
[0484](8)根據(jù)(7)所述的固態(tài)成像裝置，
[0485]其中，所述加算信號讀取電路包括:
[0486]被連接到垂直信號線的A/D轉換器，其中每個像素塊的加算信號被輸出給所述垂直信號線，以及
[0487]被連接到垂直信號線的假負載，其中每個像素塊的加算信號未被輸出給所述垂直信號線。
[0488](9)根據(jù)(7)所述的固態(tài)成像裝置，
[0489]其中，所述加算信號讀取電路包括每列的A/D轉換器，其中所述A/D轉換器被連接到所述垂直信號線，以及
[0490]其中，對于每個像素塊，所述加算信號被輸出給連接到由列選擇信號選擇的列的垂直信號線的A/D轉換器。
[0491 ] ( 10 )根據(jù)(I)到(9 )中任意一項的固態(tài)成像裝置，其進一步包括:
[0492]基板電位控制電路，其將規(guī)定的電位施加給形成有像素陣列的基板，
[0493]其中，在執(zhí)行將在光電轉換元件中蓄積的電荷放電的快門操作時，所述基板電位控制電路將接地電位施加給所述基板，以及在執(zhí)行在光電轉換元件中蓄積電荷的蓄積操作時，將規(guī)定的正電位施加給所述基板。
[0494](11)根據(jù)(10)所述的固態(tài)成像裝置，
[0495]其中，在執(zhí)行所述蓄積操作后，在執(zhí)行讀取單位像素輸出的電荷作為像素信號的像素信號讀取操作時，所述基板電位控制電路將接地電位施加給所述基板。
[0496](12)—種由固態(tài)成像裝置執(zhí)行的信號讀取方法，其中所述固態(tài)成像裝置包括像素陣列，在所述像素陣列中的多個單位像素二維地布置，其中每個像素包括:
[0497]光電轉換元件，
[0498]轉移晶體管，其將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部，
[0499]復位晶體管，其將浮置擴散部的電荷復位，以及
[0500]輸出晶體管，其輸出浮置擴散部的電荷，
[0501]其中，所述多個單位像素中的至少一個的浮置擴散部經(jīng)由所述輸出晶體管被電氣連接，所述信號讀取方法包括:
[0502]讀取其中從所述多個單位像素中的至少一個的輸出晶體管輸出的電荷被加算的
加算信號。
[0503](13)—種電子裝置，其包括:
[0504]固態(tài)成像裝置，其包括:
[0505]像素陣列，在所述像素陣列中的多個單位像素被二維地布置，其中，每個像素包括:
[0506]光電轉換元件，
[0507]轉移晶體管，其將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部，
[0508]復位晶體管，其將浮置擴散部的電荷復位，以及[0509]輸出晶體管，其輸出浮置擴散部的電荷，
[0510]其中，所述多個單位像素中的至少一個的浮置擴散部經(jīng)由所述輸出晶體管被電氣連接。
[0511]( 14) 一種固態(tài)成像裝置，其包括:
[0512]像素陣列，在所述像素陣列中的多個單位像素被二維地布置，其中每個像素輸出對應于在光電轉換元件中蓄積的電荷的信號；
[0513]垂直信號線被形成用于所述單位像素的每列；以及
[0514]加算信號讀取電路，其通過加算所述輸出到單位像素的規(guī)定列的垂直信號線的信號來讀取加算信號，
[0515]其中，所述加算信號讀取電路包括:
[0516]對應于規(guī)定列設置的電容元件，并且電容元件中的每個的一端被連接到所述垂直信號線，以及
[0517]被連接到所述電容元件中的每個的另一端的輸出電路，其加算和輸出被輸出到所述垂直信號線的信號。
[0518](15)根據(jù)(14)所述的固態(tài)成像裝置，
[0519]其中，加算信號讀取電路進一步包括電氣連接垂直信號線和電容元件的開關。
[0520](16)根據(jù)(14)或(15)所述的固態(tài)成像裝置，其進一步包括:
[0521]加算節(jié)點，其加算從作為單位像素集合的像素塊輸出的信號，
[0522]其中，所述加算信號讀取電路包括多個輸出電路，其將從加算節(jié)點輸出到多個列中的每個的垂直信號線的信號加算和輸出。
[0523](17) 一種固態(tài)成像裝置，其包括:
[0524]像素陣列，在所述像素陣列中的多個像素二維地布置，其中每個像素包括:光電轉換元件，將在光電轉換元件中蓄積電荷轉移到浮置擴散部的轉移晶體管，將浮置擴散部的電荷復位的復位晶體管，以及輸出對應于浮置擴散部的電荷的信號的放大晶體管；以及
[0525]讀取電路，其讀取電荷被加算的加算信號，所述電荷經(jīng)由被連接到所述單位像素的復位晶體管的漏極的電源配線輸出，所述單位像素被布置在所述像素陣列的規(guī)定區(qū)域，
[0526]其中，所述電源配線通過電氣分離有效像素區(qū)域和光學黑區(qū)域而形成，其中，單位像素在所述有效像素區(qū)域中被布置為有效像素，單位像素在所述光學黑區(qū)域中被布置為光學黑像素，以及
[0527]其中所述讀取電路讀取有效像素區(qū)域的加算信號和光學黑區(qū)域的加算信號中的每個。
[0528](18)根據(jù)(17)所述的固態(tài)成像裝置，其進一步包括:
[0529]垂直信號線，其被形成用于所述單位像素的每列；以及
[0530]負載MOS (金屬氧化物半導體)，被連接到所述垂直信號線，并且構成放大晶體管和源跟隨器電路，
[0531]在所述讀取電路讀取加算信號的時候，其中所述負載MOS被關斷。
[0532](19)根據(jù)(17)或(18)所述的固態(tài)成像裝置，其進一步包括:
[0533]第一晶體管，其將有效像素區(qū)域的電源配線連接到電源；以及
[0534]第二晶體管，其將光學黑區(qū)域的電源配線連接到電源，[0535]其中，所述第二晶體管經(jīng)配置，使得其結電容小于所述第一晶體管的結電容。
[0536](20)根據(jù)(17)到(19)中任意一項所述的固態(tài)成像裝置，
[0537]其中，所述有效像素區(qū)域的電源配線經(jīng)配置，使得其配線布局不同于所述光學黑區(qū)域的電源配線的配線布局。
[0538]本公開包括在2021年7月23日提交給日本專利局的日本在先專利申請JP2012-162688中公開的主題，其全部內(nèi)容通過引用結合于此。
【權利要求】
1.一種固態(tài)成像裝置，包括: 像素陣列，在所述像素陣列中多個單位像素二維地布置，其中，每個像素包括: 光電轉換元件， 轉移晶體管，將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部， 復位晶體管，將所述浮置擴散部的電荷復位，以及 輸出晶體管，輸出所述浮置擴散部的電荷， 其中，所述多個單位像素中的至少一個的所述浮置擴散部經(jīng)由所述輸出晶體管被電氣連接。
2.根據(jù)權利要求1所述的固態(tài)成像裝置，進一步包括: 加算節(jié)點，加算從所述多個單位像素中的至少一個的所述輸出晶體管輸出的電荷；以及 加算信號讀取電路，讀取在所述加算節(jié)點加算的電荷作為加算信號。
3.根據(jù)權利要求2所述的固態(tài)成像裝置， 其中，所述加算節(jié)點加算從所述像素陣列中所有所述單位像素的所述輸出晶體管輸出的電荷。
4.根據(jù)權利要求2所述的固態(tài)成像裝置， 其中，對于每個像素塊設置有所述加算節(jié)點，所述每個像素塊是所述像素陣列的每個區(qū)域中的所述單位像素的集合，并且所述加算節(jié)點加算被包括在所述像素塊中的所述單位像素的所述輸出晶體管輸出的電荷。
5.根據(jù)權利要求4所述的固態(tài)成像裝置， 其中，每個單位像素進一步包括放大晶體管，所述放大晶體管輸出與所述浮置擴散部的電荷對應的信號，以及 其中，對于每個像素塊，被包括在所述像素塊中的規(guī)定的單位像素的所述放大晶體管向所述加算信號讀取電路輸出所述加算信號。
6.根據(jù)權利要求5所述的固態(tài)成像裝置， 其中，對于所述單位像素的每列設置有垂直信號線，以及 其中，對于每個像素塊，被包括在所述像素塊中的規(guī)定的單位像素的所述放大晶體管經(jīng)由所述垂直信號線向所述加算信號讀取電路輸出所述加算信號。
7.根據(jù)權利要求6所述的固態(tài)成像裝置， 其中，每個單位像素進一步包括將所述放大晶體管的輸出供給所述垂直信號線的選擇晶體管，以及 其中，對于每個像素塊，包括由被供應給所述單位像素的每行的驅(qū)動信號選擇的所述選擇晶體管的所述單位像素的所述放大晶體管經(jīng)由所述垂直信號線向所述加算信號讀取電路輸出加算信號。
8.根據(jù)權利要求7所述的固態(tài)成像裝置， 其中，所述加算信號讀取電路包括: 被連接到所述垂直信號線的Α/D轉換器，其中每個像素塊的所述加算信號被輸出給所述垂直信號線，以及 被連接到所述垂直信號線的假負載，其中每個像素塊的加算信號未被輸出給所述垂直信號線。
9.根據(jù)權利要求7所述的固態(tài)成像裝置， 其中，所述加算信號讀取電路包括被連接到所述垂直信號線的每列的Α/D轉換器，以及 其中，對于每個像素塊，所述加算信號被輸出給連接到由列選擇信號選擇的列的所述垂直信號線的所述Α/D轉換器。
10.根據(jù)權利要求1所述的固態(tài)成像裝置，進一步包括: 基板電位控制電路，將規(guī)定的電位施加給所述像素陣列形成于其上的基板， 其中，在執(zhí)行將在所述光電轉換元件中蓄積的電荷放電的快門操作時，所述基板電位控制電路將接地電位施加給所述基板，以及在執(zhí)行在所述光電轉換元件中蓄積電荷的蓄積操作時，將規(guī)定的正電位施加給所述基板。
11.根據(jù)權利要求10所述的固態(tài)成像裝置， 其中，在執(zhí)行所述蓄積操作后，在執(zhí)行讀取從所述單位像素輸出的電荷作為像素信號的像素信號讀取操作時，所述基板電位控制電路將接地電位施加給所述基板。
12.—種由固態(tài)成像裝置執(zhí)行的信號讀取方法，其中，所述固態(tài)成像裝置包括像素陣列，在所述像素陣列中多個單位像素二維地布置，其中每個像素包括: 光電轉換元件， 轉移晶體管，將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部， 復位晶體管，將所述浮置擴散部的電荷復位，以及 輸出晶體管，輸出所述浮置擴散部的電荷， 其中，所述多個單位像素中的至少一個的所述浮置擴散部經(jīng)由所述輸出晶體管被電氣連接，所述信號讀取方法包括: 讀取其中從所述多個單位像素中的至少一個的所述輸出晶體管輸出的電荷被加算的加算信號。
13.一種電子裝置，包括: 固態(tài)成像裝置，包括: 像素陣列，在所述像素陣列中多個單位像素二維地布置，其中，每個像素包括: 光電轉換元件， 轉移晶體管，將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部， 復位晶體管，將所述浮置擴散部的電荷復位，以及 輸出晶體管，輸出所述浮置擴散部的電荷， 其中，所述多個單位像素中的至少一個的所述浮置擴散部經(jīng)由所述輸出晶體管被電氣連接。
14.一種固態(tài)成像裝置，包括: 像素陣列，在所述像素陣列中多個單位像素二維地布置，其中每個像素輸出對應于在光電轉換元件中蓄積的電荷的信號； 為所述單位像素的每列形成的垂直信號線；以及 加算信號讀取電路，通過加算被輸出到所述單位像素的規(guī)定列的所述垂直信號線的信號來讀取加算信號，其中，所述加算信號讀取電路包括: 電容元件，對應于所述規(guī)定列而設置，并且各個所述電容元件中各個的一端被連接到所述垂直信號線，以及 輸出電路，被連接到各個所述電容元件中的另一端，并將被輸出到所述垂直信號線的信號加算并輸出。
15.根據(jù)權利要求14所述的固態(tài)成像裝置， 其中，所述加算信號讀取電路進一步包括電氣連接所述垂直信號線和所述電容元件的開關。
16.根據(jù)權利要求15所述的固態(tài)成像裝置，進一步包括: 加算節(jié)點，加算從作為所述單位像素的集合的像素塊輸出的信號， 其中，所述加算信號讀取電路包括多個所述輸出電路，所述輸出電路將被輸出到多個列中的每個列的垂直信號線的來自所述加算節(jié)點的信號加算并輸出。
17.一種固態(tài)成像裝置，包括: 像素陣列，在所述像素陣列中多個單位像素二維地布置，其中每個像素包括:光電轉換元件、將在所述光電轉換元件中蓄積的電荷轉移到浮置擴散部的轉移晶體管、將所述浮置擴散部的電荷復位的復位晶體管、以及輸出與所述浮置擴散部的電荷對應的信號的放大晶體管；以及 讀取電路，讀取電荷被加算的加算信號，所述電荷經(jīng)由與被布置在所述像素陣列的規(guī)定區(qū)域的所述單位像素的所·述復位晶體管的漏極連接的電源配線輸出， 其中，所述電源配線通過電氣分離有效像素區(qū)域和光學黑區(qū)域而形成，其中，所述單位像素在所述有效像素區(qū)域中被布置為有效像素，所述單位像素在所述光學黑區(qū)域中被布置為光學黑像素，以及 其中，所述讀取電路讀取所述有效像素區(qū)域的所述加算信號和所述光學黑區(qū)域的所述加算信號中的每個。
18.根據(jù)權利要求17所述的固態(tài)成像裝置，進一步包括: 對所述單位像素的每列形成的垂直信號線；以及 負載金屬氧化物半導體，被連接到所述垂直信號線，并且構成放大晶體管和源跟隨器電路， 其中，在所述讀取電路讀取所述加算信號時，所述負載金屬氧化物半導體被關斷。
19.根據(jù)權利要求17所述的固態(tài)成像裝置，進一步包括: 第一晶體管，將所述有效像素區(qū)域的所述電源配線連接到電源；以及 第二晶體管，將所述光學黑區(qū)域的所述電源配線連接到所述電源， 其中，所述第二晶體管被配置為使得其結電容小于所述第一晶體管的結電容。
20.根據(jù)權利要求17所述的固態(tài)成像裝置， 其中，所述有效像素區(qū)域的所述電源配線被配置為使得其配線布局不同于所述光學黑區(qū)域的所述電源配線的配線布局。
【文檔編號】H04N5/3745GK103581579SQ201310298552
【公開日】2014年2月12日 申請日期:2013年7月16日 優(yōu)先權日:2012年7月23日
【發(fā)明者】后藤貴之, 海老原弘知, 吉川玲, 岡本晃一 申請人:索尼公司