一種雙鏈路dvi信號的產(chǎn)生系統(tǒng)的制作方法
【專利摘要】本發(fā)明是一種基于FPGA的雙鏈路DVI信號產(chǎn)生系統(tǒng)，利用FPGA的邏輯可編輯性來實現(xiàn)數(shù)據(jù)的處理。本發(fā)明基于FPGA實現(xiàn)兩路DVI信號畫面合成為一路大分辨率DVI信號輸出，兩幅畫面在FPGA中采用一幅畫面進行幀緩存儲處理，以另外一幅畫面的時序作為合成畫面的參考時序來進行畫面合成。本雙鏈路DVI信號產(chǎn)生系統(tǒng)中，雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊采用六路數(shù)據(jù)通道，將六路數(shù)據(jù)通道分為前三路數(shù)據(jù)通道和后三路數(shù)據(jù)通道，將畫面中水平方向的像素點拆分為奇點和偶點兩種形式，分別放入前三路數(shù)據(jù)通道和后三路數(shù)據(jù)通道，進而實現(xiàn)雙鏈路編碼數(shù)據(jù)的處理。
【專利說明】一種雙鏈路DVI信號的產(chǎn)生系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是一種基于FPGA的雙鏈路DVI信號產(chǎn)生系統(tǒng)利用FPGA的邏輯可編輯性來實現(xiàn)數(shù)據(jù)的處理。
【背景技術(shù)】
[0002]顯示器是飛行員獲取飛機姿態(tài)導(dǎo)航信息、任務(wù)信息、戰(zhàn)場態(tài)勢的關(guān)鍵設(shè)備。隨著顯示控制系統(tǒng)的發(fā)展，機艙集成化程度越來越高，顯示器則是向正在向大屏的方向發(fā)展。由Silicon Image、Intel (英特爾)、IBM、HP (惠普)等公司共同組成 DDWG (Digital DisplayWorking Group,數(shù)字顯示工作組)制定數(shù)字視頻接口(DVI, Digital Visual Interface)。由于其高帶寬、長距離、抗干擾能力強的優(yōu)勢，很快成為數(shù)字顯示系統(tǒng)中的主流，并且在軍工領(lǐng)域獲得了廣泛的發(fā)展。
[0003]DVI 采用最小化傳輸差分信號(TMDS:Transition Minimized DifferentialSignaling)，單通道TMDS最大帶寬為1.65Gbps。DVI1.0采用傳統(tǒng)的單鏈路傳輸信道，包括3路TMDS數(shù)據(jù)通道(dataO?data2)和一路TMDS差分時鐘通道來傳輸數(shù)字視頻信號，提供標準3 X 1.65Gbps的理論帶寬，最高分辨率可達1600Χ1200@60Ηζ，速率達到162MHz。
[0004]機載雷達、航圖等畫面都采用DVI信號進行傳輸，在機載航電顯控系統(tǒng)中實際顯示時需要將兩種信號同時顯示在顯示器上。傳統(tǒng)的信號傳輸系統(tǒng)是采用兩路DVI信號分別傳輸，在顯示器內(nèi)部再進行處理的方法來實現(xiàn)，如2560Χ1024@60Ηζ分辨率的顯示器，采用兩路分辨率分別為1280Χ1024@60Ηζ的DVI信號進行傳輸，顯示器接收到這兩路DVI信號后，需要在內(nèi)部進行處理后才能進行最終的顯示。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是:利用DVI2.0信號傳輸帶寬高的特性，實現(xiàn)具有高可靠性超大分辨率畫面的雙鏈路DVI信號產(chǎn)生系統(tǒng)，具有很好的可靠性，采用本系統(tǒng)處理信號衰減較小，抗干擾性較強。
[0006]本發(fā)明提供了一種雙鏈路DVI信號的產(chǎn)生系統(tǒng)，基于FPGA實現(xiàn)兩路DVI信號畫面合成為一路大分辨率DVI信號輸出，其特征在于，包括:
[0007]DVI解碼模塊，用于對輸入的兩路DVI信號進行解碼；
[0008]畫面合成模塊，用于對解碼后的兩幅畫面進行合成；
[0009]雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊，用于將合成后的畫面進行DVI編碼；
[0010]雙鏈路DVI信號發(fā)生模塊，用于產(chǎn)生雙鏈路DVI信號；
[0011]寄存器配置模塊，用于對主從編碼芯片需要進行特定的配置；
[0012]存儲模塊，用于對系統(tǒng)中數(shù)據(jù)流進行緩存。
[0013]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，畫面合成模塊在FPGA中采用一幅畫面進行幀緩存儲處理，以另外一幅畫面的時序作為合成畫面的參考時序來進行畫面合成。[0014]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊采用六路數(shù)據(jù)通道，將六路數(shù)據(jù)通道分為前三路數(shù)據(jù)通道和后三路數(shù)據(jù)通道，將畫面中水平方向的像素點拆分為奇點和偶點兩種形式，分別放入前三路數(shù)據(jù)通道和后三路數(shù)據(jù)通道，進而實現(xiàn)雙鏈路編碼數(shù)據(jù)的處理。
[0015]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊對數(shù)據(jù)進行預(yù)處理,將24位的并行畫面數(shù)據(jù)轉(zhuǎn)化為雙鏈路DVI信號產(chǎn)生模塊所需要的12位數(shù)據(jù)。
[0016]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，存儲模塊用的存儲介質(zhì)，采用SDRAM 或 DDR 或 DDR2。
[0017]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，DVI編碼模塊輸出的DVI視頻信號分辨率范圍為1024X768到3200X1200之間的任意分辨率，兼容性強，支持各種高分辨率的視頻信號源；
[0018]本雙鏈路DVI信號的產(chǎn)生系統(tǒng)的一種實施方式，DVI編碼模塊輸出的DVI信號符合DVI2.0標準雙鏈路DVI傳輸信道，包括六路數(shù)據(jù)通道和一路時鐘通道來傳輸數(shù)字視頻信號，可以產(chǎn)生超大分辨率的雙鏈路DVI信號，數(shù)據(jù)處理快，傳輸帶寬高，可以傳輸6X1.64Gbps的理論帶寬。
【專利附圖】

【附圖說明】
[0019]圖1雙鏈路DVI信號產(chǎn)生系統(tǒng)的原理
[0020]圖2畫面合成模塊原理[0021 ]圖3時序C的時序示意圖
[0022]圖4DVI雙鏈數(shù)據(jù)轉(zhuǎn)換模塊原理
[0023]圖OTVI編碼系統(tǒng)原理
[0024]圖6雙鏈路的DVI編碼系統(tǒng)配置流程
【具體實施方式】
[0025]下面通過具體實施例對本發(fā)明做詳細的說明:
[0026]請參閱圖1，其是本發(fā)明雙鏈路DVI信號的產(chǎn)生系統(tǒng)的原理框圖。本發(fā)明將兩路DVI進行解碼，基于FPGA實現(xiàn)兩幅畫面的重組，然后進行DVI編碼，從而實現(xiàn)雙鏈路DVI信號的產(chǎn)生。
[0027]機載航電顯控系統(tǒng)在使用過程中，要求機載雷達和航圖等高清畫面同時顯示在一個大分辨顯示器上，而單鏈路DVI信號的理論帶寬為3X1.65Gbps，通常只能將視頻畫面進行單獨傳輸。雙鏈路DVI信號可以提供6X1.65Gbps的理論帶寬，可以將兩個視頻畫面合并后同時傳輸。
[0028]本發(fā)明的DVI解碼模塊，主要功能由兩片解碼芯片(例如TFP401)完成。由信號源發(fā)送過來的DVI信號將在該模塊中被解碼成相關(guān)的RGB視頻信號以及相應(yīng)的行場同步信號，輸送給下一個模塊使用。
[0029]本發(fā)明的畫面合成模塊原理，如圖2所示，F(xiàn)PGA接收兩路解碼后的數(shù)字信號需要在對兩幅畫面的進行合成處理。為了減少對幀存資源的占用，本發(fā)明選擇其中一幅畫面進行幀緩存儲處理，以另外一幅畫面的時序作為合成畫面的參考時序(最終送屏顯示的畫面將與該時序同步)。在FPGA中，該時序?qū)?yīng)的畫面定義為主畫面，將需要進行幀緩存儲的畫面定義為副畫面。
[0030]FPGA以主DVI信號的場同步信號為參考時序(即相同的場同步)，利用晶振時鐘分別產(chǎn)生時序B和讀SDRAM的地址，利用晶振倍頻時鐘產(chǎn)生時序C ；以副DVI信號的場同步信號為參考時序(即相同的場同步)，利用晶振時鐘產(chǎn)生時序A和寫SDRAM的地址。其中時序C產(chǎn)生3個使能信號，相互關(guān)系如圖3所示。
[0031]實施步驟如下:
[0032](I)利用主DVI信號的時鐘和使能信號將主DVI信號的數(shù)據(jù)寫入FIFO，然后利用倍頻后的時鐘和AIDE信號將數(shù)據(jù)讀出，產(chǎn)生數(shù)據(jù)I ;
[0033](2)利用副DVI信號的時鐘和使能信號將主DVI信號的數(shù)據(jù)寫入FIFO ；
[0034](3)采用晶振時鐘和B使能信號將數(shù)據(jù)讀出，同時根據(jù)地址發(fā)生器的地址位將數(shù)據(jù)寫入SDRAM中的相應(yīng)地址空間；
[0035](4)用晶振時鐘與C時序產(chǎn)生的地址將數(shù)據(jù)從SDRAM中讀出后利用⑶E將數(shù)據(jù)寫入 FIFO ；
[0036](5)利用倍頻后的晶振時鐘和A2DE信號將數(shù)據(jù)從FIFO中讀出，產(chǎn)生數(shù)據(jù)2 ；
[0037](6)將數(shù)據(jù)I與數(shù)據(jù)2利用AODE信號進行合成產(chǎn)生一幅超大分辨率的畫面。
[0038]本發(fā)明的DVI雙鏈數(shù)據(jù)轉(zhuǎn)換模塊原理，如圖4所示，DVI雙鏈路信號是DVI單鏈路信號的擴展。如前面，其原理是將原有的3路TMDS數(shù)據(jù)通道(dataO?data2)擴展為6路TMDS數(shù)據(jù)通道(dataO?data5)。具體的實現(xiàn)方式是將行方向的點拆分為奇點和偶點兩種形式，分別放入dataO?data2和data3?data5中，所以在進行數(shù)據(jù)轉(zhuǎn)換時首先要進行的就是將DVI信號按照奇偶點的模式進行拆分。其次是按照雙鏈路DVI編碼系統(tǒng)的實際要求對視頻信號的數(shù)據(jù)進行編碼預(yù)處理。
[0039]視頻信號拆分為奇偶點后為24位的并行數(shù)據(jù)，而DVI編碼芯片接收的數(shù)據(jù)為12位的并行數(shù)據(jù)，所以在發(fā)送給編碼芯片之前需要對數(shù)據(jù)進行預(yù)處理。預(yù)處理的原理是將24位的RGB數(shù)據(jù)按照固定的對應(yīng)關(guān)系分別在時鐘的上下邊沿將數(shù)據(jù)分發(fā)到12位的數(shù)據(jù)位上。其對應(yīng)關(guān)系如表I。
[0040]本發(fā)明的DVI編碼模塊原理如圖5所示。該模塊的基本功能是通過對兩片編碼芯片來實現(xiàn)的。兩片編碼芯片分別為主編碼芯片和從編碼芯片，主編碼芯片實現(xiàn)時鐘通道和dataO?data2通道的編碼,從編碼芯片實現(xiàn)data3?data5通道的編碼。兩個編碼芯片相同之處是接收相同的時鐘和時序，不同之處是主編碼芯片接收偶點數(shù)據(jù)，而從編碼芯片接收的是奇點數(shù)據(jù)和來自主編碼芯片的同步控制信號。
[0041]本發(fā)明的寄存器配置模塊的配置流程如圖6所示。該雙鏈路的DVI編碼系統(tǒng)需要對DVI編碼芯片的內(nèi)部寄存器進行配置后才能進行正常的工作。步驟如下:
[0042](I)關(guān)閉視頻信號。在編碼芯片使芯片內(nèi)部寄存器配置完成前，關(guān)閉所有視頻信號，防止在配置過程中，外部信號對編碼芯片的端口造成影響；
[0043](2)配置從編碼芯片。按照雙鏈路的配置要求對芯片內(nèi)相應(yīng)的寄存器進行配置；
[0044](3)配置主編嗎芯片。按照雙鏈路的配置要求對芯片內(nèi)相應(yīng)的寄存器進行配置；
[0045](4)校驗主、從編碼芯片的狀態(tài)。對編碼芯片內(nèi)部寄存器的配置結(jié)果進行檢驗，確認主、從寄存器分別處于主、從狀態(tài)。如狀態(tài)正常則可以繼續(xù)下面的步驟，如配置項異常，需要重新進行配置；
[0046]( 5 )打開視頻信號。在編碼芯片內(nèi)部寄存器配置完畢后，可以將視頻信號發(fā)送到編
碼芯片的端口；
[0047](6)使能主、從編碼芯片。最后使能主、從編碼芯片，實現(xiàn)雙鏈路DVI信號的生成。
[0048]表1數(shù)據(jù)位對應(yīng)關(guān)系表
[0049]
【權(quán)利要求】
1.一種雙鏈路DVI信號的產(chǎn)生系統(tǒng)，基于FPGA實現(xiàn)兩路DVI信號畫面合成為一路大分辨率DVI信號輸出，其特征在于，包括: DVI解碼模塊，用于對輸入的兩路DVI信號進行解碼； 畫面合成模塊，用于對解碼后的兩幅畫面進行合成； 雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊，用于將合成后的畫面進行DVI編碼； 雙鏈路DVI信號發(fā)生模塊，用于產(chǎn)生雙鏈路DVI信號； 寄存器配置模塊，用于對主從編碼芯片需要進行特定的配置； 存儲模塊，用于對系統(tǒng)中數(shù)據(jù)流進行緩存。
2.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述畫面合成模塊在FPGA中采用一幅畫面進行幀緩存儲處理，以另外一幅畫面的時序作為合成畫面的參考時序來進行畫面合成。
3.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊采用六路數(shù)據(jù)通道，將所述六路數(shù)據(jù)通道分為前三路數(shù)據(jù)通道和后三路數(shù)據(jù)通道，將所述畫面中水平方向的像素點拆分為奇點和偶點兩種形式，分別放入所述前三路數(shù)據(jù)通道和所述后三路數(shù)據(jù)通道，進而實現(xiàn)雙鏈路編碼數(shù)據(jù)的處理。
4.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊對數(shù)據(jù)進行預(yù)處理，將24位的并行畫面數(shù)據(jù)轉(zhuǎn)化為所述雙鏈路DVI信號產(chǎn)生模塊所需要的12位數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述存儲模塊用的存儲介質(zhì)，采用SDRAM或DDR或DDR2。
6.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述DVI編碼模塊輸出的DVI視頻信號分辨率范圍為1024X768到3200X 1200之間的任意分辨率。
7.根據(jù)權(quán)利要求1所述的雙鏈路DVI信號的產(chǎn)生系統(tǒng)，其特征在于，所述DVI編碼模塊輸出的DVI信號符合DVI2.0標準雙鏈路DVI傳輸信道，包括六路數(shù)據(jù)通道和一路時鐘通道來傳輸數(shù)字視頻信號。
【文檔編號】H04N19/16GK103826081SQ201310626807
【公開日】2014年5月28日 申請日期:2013年11月28日 優(yōu)先權(quán)日:2013年11月28日
【發(fā)明者】汪能棟, 孫少偉, 曹峰, 趙玉婷 申請人:蘇州長風(fēng)航空電子有限公司