專利名稱：數(shù)字化繼電保護測試裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種數(shù)字化繼電保護測試裝置，主要適用于符合IEC 61850通信規(guī)約的數(shù)字化變電站或者電力系統(tǒng)自動裝置。
背景技術(shù)：
電力系統(tǒng)在運行過程中，可能發(fā)生各種故障和不正常運行狀態(tài)，特別是如果發(fā)生了各種型式的短路故障，將有可能造成很嚴重的后果，例如元件損壞、局部地區(qū)停電、整個系統(tǒng)崩潰等。因此，在電力系統(tǒng)中，除應(yīng)采取各項積極措施消除或者減少發(fā)生故障的可能性夕卜，還應(yīng)該裝設(shè)繼電保護裝置，在故障發(fā)生的時候快速且有選擇性的切除故障部分，以保證電力系統(tǒng)的安全。為保證繼電保護裝置及其系統(tǒng)能在長期的運行過程中可靠正確的工作，在研制生產(chǎn)、設(shè)備安裝、定值整定、定期維護的各個階段，都需要對其進行各種試驗以校驗其性能。用來進行相應(yīng)的繼電保護裝置及系統(tǒng)測試的工具就是繼電保護測試裝置，而且隨著智能電網(wǎng)的發(fā)展，繼電保護測試裝置也由傳統(tǒng)的模擬式轉(zhuǎn)化為現(xiàn)在的數(shù)字化繼電保護測試裝置。作為智能電網(wǎng)的核心內(nèi)容之一，數(shù)字化變電站的研究和建設(shè)規(guī)模也將得到極大的發(fā)展。在數(shù)字化變電站中，各一次設(shè)備、二次設(shè)備之間的連接全部采用高速的網(wǎng)絡(luò)通信，二次設(shè)備的制造全部基于標準化、模塊化的設(shè)計，數(shù)據(jù)、資源的共享得到最大化。與之相對應(yīng)的，對數(shù)字化變電站的設(shè)備和系統(tǒng)的測試方法、測試設(shè)備也提出了新的需要，傳統(tǒng)的基于模擬量的測試方法和設(shè)備已不能滿足需求。針對以上需求，數(shù)字化繼電保護測試裝置應(yīng)運而生，并且伴隨著智能電網(wǎng)的發(fā)展也要不斷進步。
發(fā)明內(nèi)容本實用新型的目的在于研制了一種應(yīng)用于對符合IEC 61850通信規(guī)約的數(shù)字化變電站或者電力系統(tǒng)自動裝置進行測試的數(shù)字化繼電保護測試裝置。本裝置的功能是模擬電力系統(tǒng)一次設(shè)備的運行，輸 出電壓、電流數(shù)據(jù)給被測設(shè)備，通過監(jiān)測被測設(shè)備的響應(yīng)實時修改輸出數(shù)據(jù)，并記錄整個測試過程以校驗被測設(shè)備的性能。數(shù)字化繼電保護測試裝置，包括中央處理器CPU、復(fù)雜可編程邏輯器件CPLD、存儲器、現(xiàn)場可編程門陣列FPGA、通用異步接收/發(fā)送裝置UART、千兆光纖以太網(wǎng)模塊、電以太網(wǎng)模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特征在于:CPU分別與CPLD、DDR2存儲器、通用異步接收/發(fā)送裝置UART、FPGA、電以太網(wǎng)模塊相連，F(xiàn)lash存儲器與CPLD相連，F(xiàn)PGA與千兆光纖以太網(wǎng)模塊相連。所述的千兆光纖以太網(wǎng)模塊由千兆以太網(wǎng)控制器、千兆光纖以太網(wǎng)物理層芯片和光纖收發(fā)器組成，千兆以太網(wǎng)控制器安裝在FPGA內(nèi)，千兆光纖以太網(wǎng)物理層芯片通過接口與千兆以太網(wǎng)控制器相連，光纖收發(fā)器與千兆光纖以太網(wǎng)物理層芯片相連。所述的電以太網(wǎng)模塊為上、下位機通訊的接口，由電以太網(wǎng)控制器和電以太網(wǎng)物理層組成，電以太網(wǎng)控制器安裝CPU內(nèi)并與電以太網(wǎng)物理層相連，電以太網(wǎng)物理層通過RJ45與外部器件相連。所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。所述的UART為兩個，兩個UART都與CPU相連。所述的FPGA設(shè)有八個光纖以太網(wǎng)接口，每個接口能與一個千兆光纖以太網(wǎng)物理層芯片相連。本實用新型還包括LED燈，LED燈與CPLD相連。本裝置結(jié)構(gòu)上以CPU、FPGA、DDR2存儲器為核心，再加上CPLD、UART、光纖以太網(wǎng)物理層芯片等外圍器件組成。CPU主要完成測試流程控制、測試數(shù)據(jù)實時計算、生成測試報告等任務(wù)；DDR2存儲器主要負責運行數(shù)據(jù)的高速存??；FPGA主要完成網(wǎng)絡(luò)報文的編解碼、網(wǎng)絡(luò)報文的收發(fā)控制等任務(wù)。本裝置具有以下特點:具有八個光纖以太網(wǎng)接口，并且可以同時輸出采樣值(SMV)控制塊報文；每個SMV控制塊可配置為最大32個通道，最高頻率為12.8kHz ;每個光纖以太網(wǎng)接口可以同時輸出最多5個32通道、12.8kHz的SMV控制塊報文，所有光纖以太網(wǎng)接口能同時輸出的32通道、12.8kHz的SMV控制塊報文之和最大可以達到10個；可模擬4個開出量和8個開入量，開關(guān)量可配置為硬接點或GOOSE控制塊報文。本實用新型能夠同時輸出的SMV控制塊數(shù)目、SMV控制塊通道的數(shù)目和SMV控制塊頻率，決定了其能夠模擬的電力系統(tǒng)的規(guī)模。

圖1為本實用新型的結(jié)構(gòu)圖。圖2為本實用新型的SMV控制塊發(fā)送流程圖。圖3為本實用新型的開關(guān)量收發(fā)原理結(jié)構(gòu)圖。
具體實施方式
結(jié)合附圖對本實用新型作進一步的描述。如圖1所示，本實用新型包括中央處理器CPU、復(fù)雜可編程邏輯器件CPLD、存儲器、現(xiàn)場可編程門陣列FPGA、兩個通用異步接收/發(fā)送裝置UART、千兆光纖以太網(wǎng)模塊、電以太網(wǎng)模塊、LED燈，所述的存儲器為Flash存儲器和DDR2存儲器，CPU分別與CPLD、DDR2存儲器、兩個通用異步接收/發(fā)送裝置UART、FPGA、電以太網(wǎng)模塊相連，F(xiàn)lash存儲器、LED燈與CPLD相連，F(xiàn)PGA與千兆光纖以太網(wǎng)模塊相連，所述的千兆光纖以太網(wǎng)模塊由千兆以太網(wǎng)控制器、千兆光纖以太網(wǎng)物理層芯片和光纖收發(fā)器組成，千兆以太網(wǎng)控制器安裝在FPGA內(nèi)，千兆光纖以太網(wǎng)物理層芯片通過接口與千兆以太網(wǎng)控制器相連，光纖收發(fā)器與千兆光纖以太網(wǎng)物理層芯片相連；所述的電以太網(wǎng)模塊為上、下位機通訊的接口，由電以太網(wǎng)控制器和電以太網(wǎng)物理層組成，電以太網(wǎng)控制器安裝在CPU內(nèi)并與電以太網(wǎng)物理層相連，電以太網(wǎng)物理層通過RJ45與外部器件相連。所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。[0022]所述的FPGA設(shè)有八個光纖以太網(wǎng)接口，每個接口能與一個千兆光纖以太網(wǎng)物理層芯片相連。同時連接八個千兆光纖以太網(wǎng)物理層芯片，用于發(fā)送SMV控制塊報文。
以下結(jié)合附圖詳細說明本裝置的工作原理和實現(xiàn)方式。圖1為數(shù)字化繼電保護測試裝置結(jié)構(gòu)圖，其各部分功能說明如下。CPU主要負責測試流程控制、測試數(shù)據(jù)實時計算、數(shù)據(jù)傳輸控制、上下位機通訊等功能。由于本裝置能實現(xiàn)10個32通道、12.8kHz的SMV控制塊報文同時輸出，而這對計算、數(shù)據(jù)傳輸性能的要求是很高的，因此選用了 800MHz高速MPC8377E，該CPU采用PowerPC內(nèi)核，并且內(nèi)建了 PCE-E控制器，使其非常適合這種高速計算、快速數(shù)據(jù)傳輸?shù)膱龊?。存儲器由兩部分組成:Flash存儲器和DDR2存儲器。Flash存儲器容量為256Mbit, DDR2 存儲器由 4 片 X16 IG DDR2 擴展為 64 位 DDR2。FPGA主要負責SMV控制塊報文、GOOSE控制塊報文的編解碼和光纖以太網(wǎng)傳輸控制功能，其實現(xiàn)過程可概括為=FPGA通過PC1-E高速接收采樣值數(shù)據(jù)，并將其組幀(編碼)為SMV控制塊報文，并通過光纖以太網(wǎng)發(fā)送；FPGA監(jiān)測開出量寄存器的動作，將其編碼為GOOSE控制塊報文，并通過光纖以太網(wǎng)發(fā)送；FPGA接收來自光纖以太網(wǎng)的SMV控制塊報文和GOOSE控制塊報文，并將其分別解碼為采樣值和開入量信息。千兆光纖以太網(wǎng)模塊由千兆以太網(wǎng)控制器、千兆光纖以太網(wǎng)物理層芯片和光纖收發(fā)器組成，主要負責SMV控制塊報文和GOOSE控制塊報文的收發(fā)。其鏈路層由千兆以太網(wǎng)控制器實現(xiàn)，物理層由千兆光纖以太網(wǎng)物理層芯片和光纖收發(fā)器實現(xiàn)。所述的電以太網(wǎng)模塊為上、下位機通訊的接口，由電以太網(wǎng)控制器和電以太網(wǎng)物理層組成，主要負責上、下位機之間的各種服務(wù)報文的收發(fā)。UART接口有2個,一個用于系統(tǒng)調(diào)試,一個用于接收時間同步信號以實現(xiàn)多機同步運行的功能。CPLD完成系統(tǒng)內(nèi)各部分器件的尋址工作以及實現(xiàn)部分簡單邏輯功能，例如LED燈的控制等。圖2為SMV控制塊報文發(fā)送流程圖，描述了 SMV控制塊從數(shù)據(jù)計算、數(shù)據(jù)傳輸?shù)綌?shù)據(jù)由光纖以太網(wǎng)接口發(fā)送的完整流程。其詳細步驟如下:CPU根據(jù)當前的狀態(tài)信息以及采樣時刻計算當前采樣點的采樣數(shù)據(jù)，同時要生成相應(yīng)的控制數(shù)據(jù)，采樣數(shù)據(jù)和控制數(shù)據(jù)一起構(gòu)成了 SMV控制塊的基本數(shù)據(jù)。采樣數(shù)據(jù)是模擬的電網(wǎng)電壓、電流的實時數(shù)據(jù)，控制數(shù)據(jù)為后續(xù)的SMV控制塊組幀、SMV控制塊報文發(fā)送提供控制信息。SMV控制塊的基本數(shù)據(jù)通過PC1-E接口高速傳輸給FPGA，F(xiàn)PGA根據(jù)接收到的基本數(shù)據(jù)進行組幀，生成要發(fā)送的SMV控制塊報文。這個過程由CPU內(nèi)建的PC1-E控制器完成，而CPU本身幾乎不參與。SMV控制塊報文在FPGA內(nèi)部傳送到SMV控制塊報文發(fā)送緩沖區(qū)，并等待發(fā)送。設(shè)置發(fā)送緩沖區(qū)的目的是提前緩沖好幾幀報文，延長CPU的采樣值計算任務(wù)被打斷的時間，提高整個系統(tǒng)的穩(wěn)定性。SMV控制塊報文最終通過光纖以太網(wǎng)接口發(fā)送出去。SMV控制塊報文的接收過程與上述流程相反。通過以上敘述可以看 到，CPU在整個SMV控制塊報文的收發(fā)過程中，主要承擔采樣值數(shù)據(jù)的計算和處理任務(wù)，其他的如數(shù)據(jù)傳輸、SMV控制塊報文組幀(編碼)和解析(解碼)等任務(wù)由FPGA完成。當SMV控制塊數(shù)目、通道較多，頻率較高的時候，如果采樣值計算、數(shù)據(jù)傳輸和編解碼的工作都由CPU來完成的話，將會極大的增加甚至超出CPU的負荷。因此，本裝置所采用的硬件結(jié)構(gòu)和SMV控制塊報文收發(fā)流程，也是保證能夠支持10個32通道、12.8kHz的SMV控制塊同時輸出的重要因素。圖3為開關(guān)量收發(fā)原理結(jié)構(gòu)圖，開關(guān)量的形式可以配置為硬接點或者GOOSE控制塊報文。CPU通過寫開出量寄存器來改變開出量的狀態(tài)，當開出量寄存器發(fā)生改變時，開出量編碼模塊改變開出量硬接點的狀態(tài)或者發(fā)送GOOSE控制塊報文；當開入量硬接點的狀態(tài)發(fā)生變化或者收到GOOSE控制塊報文時，開入量解碼模塊經(jīng)過分析得到開入量的狀態(tài)并存儲到開入量寄存器，同時以中斷的方式通知CPU進行處理。開關(guān)量的編解碼由FPGA硬件完成，具體是采用硬接 點還是GOOSE控制塊報文由CPU預(yù)先對開關(guān)量編解碼模塊進行配置。
權(quán)利要求1.數(shù)字化繼電保護測試裝置，包括中央處理器CPU、復(fù)雜可編程邏輯器件CPLD、存儲器、現(xiàn)場可編程門陣列FPGA、通用異步接收/發(fā)送裝置UART、千兆光纖以太網(wǎng)模塊、電以太網(wǎng)模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特征在于:CPU分別與CPLD、DDR2存儲器、通用異步接收/發(fā)送裝置UART、FPGA、電以太網(wǎng)模塊相連，F(xiàn)lash存儲器與CPLD相連，F(xiàn)PGA與千兆光纖以太網(wǎng)模塊相連。
2.根據(jù)權(quán)利要求1所述的數(shù)字化繼電保護測試裝置，其特征在于:所述的千兆光纖以太網(wǎng)模塊由千兆以太網(wǎng)控制器、千兆光纖以太網(wǎng)物理層芯片和光纖收發(fā)器組成，千兆以太網(wǎng)控制器安裝在FPGA內(nèi)，千兆光纖以太網(wǎng)物理層芯片通過接口與千兆以太網(wǎng)控制器相連，光纖收發(fā)器與千兆光纖以太網(wǎng)物理層芯片相連。
3.根據(jù)權(quán)利要求1所述的數(shù)字化繼電保護測試裝置，其特征在于:所述的電以太網(wǎng)模塊為上、下位機通訊的接口，由電以太網(wǎng)控制器和電以太網(wǎng)物理層組成，電以太網(wǎng)控制器安裝CPU內(nèi)并與電以太網(wǎng)物理層相連，電以太網(wǎng)物理層通過RJ45與外部器件相連。
4.根據(jù)權(quán)利要求1所述的數(shù)字化繼電保護測試裝置，其特征在于:所述的Flash存儲器容量為256Mbit，所述的DDR2存儲器由4片X16 IG DDR2擴展為64位DDR2。
5.根據(jù)權(quán)利要求1所述的數(shù)字化繼電保護測試裝置，其特征在于:所述的UART為兩個，兩個UART都與CPU相連。
6.根據(jù)權(quán)利要求1所述的數(shù)字化繼電保護測試裝置，其特征在于:所述的FPGA設(shè)有八個光纖以太網(wǎng)接口，每個接口能與千兆光纖以太網(wǎng)物理層芯片相連。
7.根據(jù)權(quán)利要求1-6之一所述的數(shù)字化繼電保護測試裝置，其特征在于:還包括LED燈，LED燈與CPLD相連。
專利摘要本實用新型涉及數(shù)字化繼電保護測試裝置，包括中央處理器CPU、復(fù)雜可編程邏輯器件CPLD、存儲器、現(xiàn)場可編程門陣列FPGA、通用異步接收/發(fā)送裝置UART、千兆光纖以太網(wǎng)模塊、電以太網(wǎng)模塊，所述的存儲器為Flash存儲器和DDR2存儲器，其特征在于CPU分別與CPLD、DDR2存儲器、通用異步接收/發(fā)送裝置UART、FPGA、電以太網(wǎng)模塊相連，F(xiàn)lash存儲器與CPLD相連，F(xiàn)PGA與千兆光纖以太網(wǎng)模塊相連。本實用新型能夠同時輸出的SMV控制塊數(shù)目、SMV控制塊通道的數(shù)目和SMV控制塊頻率，決定了其能夠模擬的電力系統(tǒng)的規(guī)模。
文檔編號H04L12/26GK203104497SQ20132002980
公開日2013年7月31日 申請日期2013年1月21日 優(yōu)先權(quán)日2013年1月21日
發(fā)明者黃勇, 陸偉, 張鵬 申請人:武漢中元華電科技股份有限公司