一種基于fpga報(bào)文實(shí)時(shí)同步方法
【專利摘要】本發(fā)明涉及的是一種基于FPGA報(bào)文實(shí)時(shí)同步方法，其方法為：系統(tǒng)的主設(shè)備（模塊）通過FPGA芯片將同步報(bào)文按設(shè)定的時(shí)刻下發(fā)給各分設(shè)備（模塊），各分設(shè)備（模塊）通過FPGA芯片對接收到的同步報(bào)文到達(dá)時(shí)刻沿進(jìn)行鎖定并解析同步報(bào)文信息、根據(jù)報(bào)文延時(shí)和同步時(shí)延實(shí)時(shí)觸發(fā)同步信號，從而實(shí)現(xiàn)各分設(shè)備（模塊）實(shí)時(shí)同步工作。本發(fā)明采用點(diǎn)對點(diǎn)的傳輸方式，通過同步報(bào)文觸發(fā)同步信號，進(jìn)而實(shí)現(xiàn)各個(gè)設(shè)備實(shí)時(shí)同步，這樣使得系統(tǒng)的可靠性進(jìn)一步提高、各個(gè)設(shè)備之間的信息交互得以更加靈活，同時(shí)也利于降低系統(tǒng)復(fù)雜度、提高系統(tǒng)的集成度和運(yùn)行的可維護(hù)性，為電力系統(tǒng)及工業(yè)控制領(lǐng)域的可靠的穩(wěn)定運(yùn)行提供經(jīng)濟(jì)可行的方法。
【專利說明】—種基于FPGA報(bào)文實(shí)時(shí)同步方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及的是一種利用FPGA之間串行通信報(bào)文方式實(shí)現(xiàn)的實(shí)時(shí)同步方法，即基于FPGA報(bào)文實(shí)時(shí)同步方法，屬于電力系統(tǒng)及工業(yè)控制領(lǐng)域。
【背景技術(shù)】
[0002]在電力系統(tǒng)及工業(yè)測控領(lǐng)域常常需要實(shí)時(shí)同步技術(shù)，以實(shí)現(xiàn)多個(gè)設(shè)備同步運(yùn)行或者協(xié)同工作的功能。設(shè)備間同步的內(nèi)容有時(shí)間、運(yùn)行參數(shù)等，設(shè)備間的實(shí)時(shí)同步一般通過通信方式實(shí)現(xiàn)，通信介質(zhì)可以是電纜、雙絞線、光纖等，其實(shí)時(shí)性也有具體指標(biāo)要求，如秒級、毫秒級、微秒級或亞微秒級甚至更高。對于實(shí)時(shí)性要求不高的場合，通用異步收發(fā)器(UART)技術(shù)可以滿足應(yīng)用要求。
[0003]隨著微電子技術(shù)、計(jì)算機(jī)技術(shù)、通信技術(shù)的發(fā)展，目前在實(shí)時(shí)性要求較高的場合已經(jīng)有現(xiàn)場總線技術(shù)、工業(yè)以太網(wǎng)技術(shù)可以滿足不同工業(yè)設(shè)備之間的實(shí)時(shí)同步要求，這兩類技術(shù)均遵循公開、規(guī)范的網(wǎng)絡(luò)體系結(jié)構(gòu)，各自針對特定的應(yīng)用場合提出標(biāo)準(zhǔn)的通信協(xié)議，基于總線方式實(shí)現(xiàn)了實(shí)時(shí)的工業(yè)數(shù)據(jù)通信，其實(shí)時(shí)性可以達(dá)到亞毫秒級。近年來，現(xiàn)場可編程門陣列(FPGA)技術(shù)迅速發(fā)展，此技術(shù)憑借其實(shí)時(shí)性、靈活性、并行性等性能上的優(yōu)勢在工業(yè)測控領(lǐng)域得到了廣泛應(yīng)用。FPGA能夠基于硬件實(shí)現(xiàn)邏輯處理、數(shù)據(jù)交換及各種通信接口等功能，通信協(xié)議可以采用開放的標(biāo)準(zhǔn)協(xié)議，也可以采用私有協(xié)議，通信內(nèi)容可以靈活配置，具有提高通信實(shí)時(shí)性能的能力，其實(shí)時(shí)性可以達(dá)到百納秒級。
[0004]但在電力系統(tǒng)及工業(yè)控制領(lǐng)域中，實(shí)時(shí)冋步存在著系統(tǒng)造價(jià)聞，集成度低，而不冋系統(tǒng)的要求可支持不同的傳輸速率，難以滿足同步實(shí)時(shí)的需求，抗干擾性能低的缺陷。
【發(fā)明內(nèi)容】
[0005]針對現(xiàn)有技術(shù)上存在的不足，本發(fā)明目的是提供一種利用FPGA之間串行通信報(bào)文方式實(shí)現(xiàn)的實(shí)時(shí)同步方法，即基于FPGA報(bào)文實(shí)時(shí)同步方法，采用點(diǎn)對點(diǎn)的傳輸方式，可靠性進(jìn)一步提高、各個(gè)模塊(模塊)之間的信息交互得以更加靈活，降低系統(tǒng)復(fù)雜度、提高系統(tǒng)的集成度和運(yùn)行的可維護(hù)性，為電力系統(tǒng)及工業(yè)控制領(lǐng)域的可靠的穩(wěn)定運(yùn)行提供經(jīng)濟(jì)可行的方法。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明是通過如下的技術(shù)方案來實(shí)現(xiàn):
[0007]一種基于FPGA報(bào)文實(shí)時(shí)同步方法，其方法為:電力系統(tǒng)的主設(shè)備通過FPGA芯片將同步報(bào)文按設(shè)定的等間隔時(shí)刻下傳輸給各分設(shè)備，各分設(shè)備通過FPGA芯片對接收到的同步報(bào)文到達(dá)時(shí)刻沿進(jìn)行鎖定并解析同步報(bào)文信息、根據(jù)報(bào)文延時(shí)和同步時(shí)延實(shí)時(shí)觸發(fā)同步信號，分設(shè)備根據(jù)該同步信號執(zhí)行相關(guān)工作后，發(fā)送反饋報(bào)文給主設(shè)備，主設(shè)備解析反饋報(bào)文交予主運(yùn)算處理器計(jì)算處理，完成相應(yīng)操作后，再進(jìn)行下一輪的同步報(bào)文下發(fā)，進(jìn)而實(shí)現(xiàn)各分設(shè)備實(shí)時(shí)同步工作。
[0008]所述主設(shè)備(模塊)與各分設(shè)備(模塊)之間是基于FPGA的點(diǎn)對點(diǎn)通訊連接，傳輸通道共享，所述點(diǎn)對點(diǎn)傳輸?shù)奈锢韺咏橘|(zhì)為電纜形式，或適合各類波長的光纖光纜通信介質(zhì)。[0009]所述點(diǎn)對點(diǎn)通訊中，主設(shè)備(模塊)和分設(shè)備(模塊)之間是FPGA與FPGA —對一的雙向鏈路通信；對于主設(shè)備(模塊)而言，是一對多個(gè)分設(shè)備(模塊)的通訊，各個(gè)分設(shè)備(模塊)之間是相互獨(dú)立的，主設(shè)備(模塊)內(nèi)各個(gè)通道是相互獨(dú)立的。
[0010]報(bào)文傳輸遵循報(bào)文傳輸機(jī)制，雙向通信鏈路上傳輸?shù)氖菆?bào)文形式的數(shù)據(jù)流，其不是簡單的邏輯控制信號，報(bào)文是以一定的編碼形式存在的；所述報(bào)文傳輸機(jī)制包含同步幀、同步反饋幀，通訊幀采用的協(xié)議或規(guī)約采用通用的標(biāo)準(zhǔn)規(guī)約，或采用自行定義的規(guī)約形式，所述報(bào)文傳輸?shù)逆溌穼泳幋a方式為曼徹斯特編碼、UART格式、4B5B、或8B10B的形式。
[0011]FPGA發(fā)送控制和接收同步處理方法為，主設(shè)備(模塊)通過FPGA實(shí)現(xiàn)同步報(bào)文的等間隔實(shí)時(shí)發(fā)送；各分設(shè)備(模塊)通過FPGA來檢測同步報(bào)文起始幀頭，通過FPGA高速時(shí)鐘采樣來鎖定報(bào)文幀頭到達(dá)的時(shí)刻沿，并接收解碼相關(guān)報(bào)文，按給定和計(jì)算所得的延時(shí)，實(shí)時(shí)觸發(fā)同步信號，從而實(shí)現(xiàn)各分設(shè)備(模塊)實(shí)時(shí)同步工作。
[0012]守時(shí)容錯(cuò)技術(shù):當(dāng)主設(shè)備(模塊)與分設(shè)備(模塊)FPGA之間的通訊出現(xiàn)故障時(shí)，分設(shè)備(模塊)可以通過FPGA守時(shí)容錯(cuò)技術(shù)，實(shí)現(xiàn)系統(tǒng)正常工作。FPGA首先通過自學(xué)習(xí)，掌握同步報(bào)文的到達(dá)時(shí)間間隔，在系統(tǒng)丟幀的情況下，通過這個(gè)自學(xué)習(xí)的時(shí)間間隔，觸發(fā)預(yù)設(shè)定次數(shù)的同步信號，實(shí)現(xiàn)各分設(shè)備(模塊)同步工作。在下行通訊鏈路中斷、上行通訊鏈路正常的情況下，分設(shè)備(模塊)也可利用守時(shí)容錯(cuò)功能實(shí)現(xiàn)故障信息上傳。
[0013]報(bào)文類型包括:同步報(bào)文，用于同步各個(gè)分設(shè)備(模塊)并可以傳輸相關(guān)分設(shè)備(模塊)的控制信息；同步反饋報(bào)文，用于分設(shè)備(模塊)反饋結(jié)果組幀后回送。
[0014]本發(fā)明通過利用FPGA技術(shù)及基于報(bào)文方式實(shí)現(xiàn)實(shí)時(shí)同步，即就特定編碼的通訊報(bào)文，采用點(diǎn)對點(diǎn)的傳輸方式，通過同步報(bào)文觸發(fā)同步信號，進(jìn)而實(shí)現(xiàn)各個(gè)設(shè)備(模塊)實(shí)時(shí)同步，這樣使得系統(tǒng)的可靠性進(jìn)一步提高、各個(gè)設(shè)備(模塊)之間的信息交互得以更加靈活，同時(shí)也利于降低系統(tǒng)復(fù)雜度、提高系統(tǒng)的集成度和運(yùn)行的可維護(hù)性，為電力系統(tǒng)及工業(yè)控制領(lǐng)域的可靠的穩(wěn)定運(yùn)行提供經(jīng)濟(jì)可行的方法。
[0015]本發(fā)明的有益效果如下:
[0016]I)通過基于FPGA之間點(diǎn)對點(diǎn)報(bào)文同步的方式優(yōu)化系統(tǒng)的現(xiàn)場網(wǎng)絡(luò)布線，優(yōu)化系統(tǒng)造價(jià)，增加集成度；
[0017]2)使用FPGA技術(shù)提高了同步的性能參數(shù)，可以達(dá)到IOOns以下，同時(shí)具備容錯(cuò)功能和抗干擾性能；
[0018]3)報(bào)文通訊支持不同的編碼形式，如曼徹斯特編碼、4B5B編碼等；
[0019]4)根據(jù)不同系統(tǒng)的要求可支持不同的傳輸速率，可支持從5Mbps到IGbps不同的傳輸速率；
[0020]5)通訊傳輸介質(zhì)適用于電纜和光纜兩種通訊介質(zhì)；
[0021]6) FPGA協(xié)處理機(jī)制實(shí)現(xiàn)系統(tǒng)的并發(fā)性計(jì)算，處理性能強(qiáng)。
【專利附圖】
【附圖說明】
[0022]下面結(jié)合附圖和【具體實(shí)施方式】來詳細(xì)說明本發(fā)明；
[0023]圖1為本發(fā)明的原理框圖；
[0024]圖2為本發(fā)明的主設(shè)備(模塊)同步工作原理框圖；
[0025]圖3為本發(fā)明的分設(shè)備(模塊)同步工作原理框圖?！揪唧w實(shí)施方式】
[0026]為使本發(fā)明實(shí)現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面結(jié)合【具體實(shí)施方式】，進(jìn)一步闡述本發(fā)明。
[0027]本實(shí)施例是一種基于FPGA報(bào)文實(shí)時(shí)同步方法，其方法為:系統(tǒng)的主設(shè)備(模塊)通過FPGA芯片將同步報(bào)文按設(shè)定的時(shí)刻下發(fā)給各分設(shè)備(模塊)，各分設(shè)備(模塊)通過FPGA芯片對接收到的同步報(bào)文到達(dá)時(shí)刻沿進(jìn)行鎖定并解析同步報(bào)文信息、根據(jù)報(bào)文延時(shí)和同步時(shí)延實(shí)時(shí)觸發(fā)同步信號，從而實(shí)現(xiàn)各分設(shè)備(模塊)實(shí)時(shí)同步工作。
[0028]在電力系統(tǒng)及工業(yè)控制等一些應(yīng)用領(lǐng)域，需要做到不同設(shè)備同步運(yùn)行或者協(xié)同工作，本發(fā)明使用FPGA之間串行通信報(bào)文方式實(shí)現(xiàn)不同設(shè)備(模塊)之間的實(shí)時(shí)同步。其采用在FPGA內(nèi)部利用特定編碼的通訊報(bào)文，采用點(diǎn)對點(diǎn)的傳輸方式，通過同步報(bào)文觸發(fā)同步信號，進(jìn)而實(shí)現(xiàn)各個(gè)設(shè)備(模塊)實(shí)時(shí)同步。為更加詳細(xì)闡述本發(fā)明，本發(fā)明具體實(shí)施例如下:
[0029]如圖1所示，主設(shè)備(模塊)通過FPGA芯片將同步報(bào)文按設(shè)定的等間隔時(shí)刻下發(fā)給各分設(shè)備(模塊)，各分設(shè)備(模塊)通過FPGA對接收到的同步報(bào)文到達(dá)時(shí)刻沿進(jìn)行鎖定并解析同步報(bào)文信息、根據(jù)報(bào)文延時(shí)和同步時(shí)延觸發(fā)同步信號，分設(shè)備(模塊)根據(jù)此同步信號執(zhí)行相關(guān)工作后，發(fā)送反饋報(bào)文給主設(shè)備(模塊)，主設(shè)備(模塊)解析反饋報(bào)文交予主運(yùn)算處理器計(jì)算處理，完成相應(yīng)操作后，再進(jìn)行下一輪的同步報(bào)文下發(fā)，進(jìn)而實(shí)現(xiàn)系統(tǒng)基于FPGA報(bào)文實(shí)時(shí)同步的功能。主設(shè)備(模塊)和各分設(shè)備(模塊)之間的報(bào)文通過不同的報(bào)文類型來加以區(qū)分實(shí)現(xiàn)。
[0030]本發(fā)明的具體工作步驟如下:
[0031]如圖2所示，主設(shè)備(模塊)同步工作原理，包含主運(yùn)算處理器CPU和FPGA處理器，通過FPGA擴(kuò)展多路報(bào)文收發(fā)通道；主設(shè)備(模塊)在每個(gè)控制周期內(nèi)按照設(shè)定的延時(shí)發(fā)送同步報(bào)文，待收到反饋報(bào)文后進(jìn)行相應(yīng)的運(yùn)算處理，完成相應(yīng)操作后，再進(jìn)行下一輪的同步報(bào)文下發(fā)；依次循環(huán)。
[0032]如圖3所示，分設(shè)備(模塊)同步工作原理，由FPGA處理器和功能邏輯電路組成；分設(shè)備(模塊)在收到同步報(bào)文后進(jìn)行同步并延時(shí)觸發(fā)功能邏輯，執(zhí)行相應(yīng)的功能邏輯之后，組幀并發(fā)送同步反饋報(bào)文；同時(shí)，通過FPGA的處理對同步報(bào)文具有一定的容錯(cuò)處理和抗干擾功能。
[0033]報(bào)文設(shè)計(jì)說明，報(bào)文類型包括同步報(bào)文(用于同步各個(gè)分設(shè)備(模塊)，也可以附屬傳輸相關(guān)分設(shè)備(模塊)的控制信息)、同步反饋報(bào)文(用于分設(shè)備(模塊)將相應(yīng)執(zhí)行結(jié)果組幀回送)。報(bào)文的形式及內(nèi)容根據(jù)具體使用情況來定。
[0034]上述主設(shè)備(模塊)即為此系統(tǒng)的主處理單元，負(fù)責(zé)同步各個(gè)分設(shè)備(模塊)、處理解析各分設(shè)備(模塊)的各類數(shù)據(jù)、進(jìn)行實(shí)時(shí)處理計(jì)算、控制同步報(bào)文發(fā)送以及參數(shù)配置等功能，其一般為處理器加FPGA處理設(shè)備單元。
[0035]上述分設(shè)備(模塊)主要利用FPGA實(shí)現(xiàn)各個(gè)不同應(yīng)用需求的功能邏輯，可以實(shí)現(xiàn)進(jìn)行參數(shù)配置、參數(shù)校準(zhǔn)優(yōu)化等，用于具體功能邏輯的實(shí)時(shí)執(zhí)行控制、反饋以及相關(guān)的容錯(cuò)處理等。
[0036]本發(fā)明通過利用FPGA技術(shù)及基于報(bào)文方式實(shí)現(xiàn)實(shí)時(shí)同步，即就特定編碼的通訊報(bào)文，采用點(diǎn)對點(diǎn)的傳輸方式，通過同步報(bào)文觸發(fā)同步信號，進(jìn)而實(shí)現(xiàn)各個(gè)設(shè)備(模塊)實(shí)時(shí)同步，這樣使得系統(tǒng)的可靠性進(jìn)一步提高、各個(gè)模塊(模塊)之間的信息交互得以更加靈活，同時(shí)也利于降低系統(tǒng)復(fù)雜度、提高系統(tǒng)的集成度和運(yùn)行的可維護(hù)性，為電力系統(tǒng)及工業(yè)控制領(lǐng)域的可靠的穩(wěn)定運(yùn)行提供經(jīng)濟(jì)可行的方法。
[0037] 以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。
【權(quán)利要求】
1.一種基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，其方法為:電力系統(tǒng)的主設(shè)備通過FPGA芯片將同步報(bào)文按設(shè)定的等間隔時(shí)刻下傳輸給各分設(shè)備，各分設(shè)備通過FPGA芯片對接收到的同步報(bào)文到達(dá)時(shí)刻沿進(jìn)行鎖定并解析同步報(bào)文信息、根據(jù)報(bào)文延時(shí)和同步時(shí)延實(shí)時(shí)觸發(fā)同步信號，分設(shè)備根據(jù)該同步信號執(zhí)行相關(guān)工作后，發(fā)送反饋報(bào)文給主設(shè)備，主設(shè)備解析反饋報(bào)文交予主運(yùn)算處理器計(jì)算處理，完成相應(yīng)操作后，再進(jìn)行下一輪的同步報(bào)文下發(fā)，進(jìn)而實(shí)現(xiàn)各分設(shè)備實(shí)時(shí)同步工作。
2.根據(jù)權(quán)利要求1所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，根據(jù)報(bào)文延時(shí)和同步時(shí)延觸發(fā)同步信號，主設(shè)備和各分設(shè)備之間的報(bào)文通過不同的報(bào)文類型來加以區(qū)分實(shí)現(xiàn)。
3.根據(jù)權(quán)利要求1所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述主設(shè)備與各分設(shè)備之間是基于FPGA的點(diǎn)對點(diǎn)通訊連接，傳輸通道共享。
4.根據(jù)權(quán)利要求3所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述點(diǎn)對點(diǎn)傳輸?shù)奈锢韺咏橘|(zhì)為電纜形式，或適合各類波長的光纖光纜通信介質(zhì)。
5.根據(jù)權(quán)利要求3所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述點(diǎn)對點(diǎn)通訊中，主設(shè)備和分設(shè)備之間是FPGA與FPGA —對一的雙向鏈路通信；所述主設(shè)備是一對多個(gè)分設(shè)備的通訊，各個(gè)分設(shè)備之間是相互獨(dú)立的，主設(shè)備內(nèi)各個(gè)通道是相互獨(dú)立的。
6.根據(jù)權(quán)利要求5所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述同步報(bào)文的傳輸遵循報(bào)文傳輸機(jī)制，所述雙向通信鏈路上傳輸?shù)氖菆?bào)文形式的數(shù)據(jù)流，報(bào)文是以一定的編碼形式存在的。
7.根據(jù)權(quán)利要求6所述的基于FPGA報(bào)文實(shí)時(shí)同步方法,其特征在于,所述報(bào)文傳輸機(jī)制包含同步幀和同步反饋幀；通訊幀采用的協(xié)議或規(guī)約采用通用的標(biāo)準(zhǔn)規(guī)約或采用自行定義的規(guī)約形式；報(bào)文傳輸?shù)逆溌穼泳幋a方式為曼徹斯特編碼、UART格式、4B5B或8B10B的形式。
8.根據(jù)權(quán)利要求6所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述FPGA發(fā)送控制和接收同步處理方法為:主設(shè)備通過FPGA實(shí)現(xiàn)同步報(bào)文的等間隔實(shí)時(shí)發(fā)送；各分設(shè)備通過FPGA來檢測同步報(bào)文起始幀頭，通過FPGA高速時(shí)鐘采樣來鎖定報(bào)文幀頭到達(dá)的時(shí)刻沿，并接收解碼相關(guān)報(bào)文，按給定和計(jì)算所得的延時(shí)，實(shí)時(shí)觸發(fā)同步信號，從而實(shí)現(xiàn)各分設(shè)備實(shí)時(shí)同步工作。
9.根據(jù)權(quán)利要求1至7任意一項(xiàng)所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，當(dāng)主設(shè)備與分設(shè)備FPGA之間的通訊出現(xiàn)故障時(shí)，分設(shè)備通過FPGA的守時(shí)容錯(cuò)方法，實(shí)現(xiàn)系統(tǒng)正常工作； FPGA首先通過自學(xué)習(xí)，掌握同步報(bào)文的到達(dá)時(shí)間間隔，在系統(tǒng)丟幀的情況下，通過這個(gè)自學(xué)習(xí)的時(shí)間間隔，觸發(fā)預(yù)設(shè)定次數(shù)的同步信號，實(shí)現(xiàn)各分設(shè)備同步工作； 在下行通訊鏈路中斷、上行通訊鏈路正常的情況下，分設(shè)備利用FPGA的守時(shí)容錯(cuò)方法實(shí)現(xiàn)故障信息上傳。
10.根據(jù)權(quán)利要求6所述的基于FPGA報(bào)文實(shí)時(shí)同步方法，其特征在于，所述報(bào)文類型包括:同步報(bào)文，用于同步各個(gè)分設(shè)備并傳輸相關(guān)分設(shè)備的控制信息；同步反饋報(bào)文，用于分設(shè)備反饋結(jié)果組幀后回送。
【文檔編號】H04L7/00GK103795520SQ201410031244
【公開日】2014年5月14日 申請日期:2014年1月23日 優(yōu)先權(quán)日:2014年1月23日
【發(fā)明者】周華良, 謝黎, 姜雷, 趙馬泉, 胡鈺林 申請人:國電南瑞科技股份有限公司, 國電南瑞南京控制系統(tǒng)有限公司