一種信號(hào)干擾方法及裝置制造方法
【專利摘要】本發(fā)明公開了一種信號(hào)干擾裝置，包括信號(hào)源主板以及數(shù)據(jù)轉(zhuǎn)換板，數(shù)據(jù)轉(zhuǎn)換板，在存儲(chǔ)發(fā)射模式下用于將存儲(chǔ)的干擾信號(hào)數(shù)字波形通過(guò)DAC芯片轉(zhuǎn)換成模擬波形，干擾信號(hào)包括寬帶多載波信號(hào)、多音、單音、寬帶噪聲或者掃頻信號(hào)，在DDS模式下，用于通過(guò)多個(gè)DDS模塊生成多個(gè)干擾信號(hào)數(shù)字波形后再通過(guò)所述DAC芯片轉(zhuǎn)換成模擬波形；所述信號(hào)源主板，用于控制數(shù)據(jù)轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換。將生成的干擾信號(hào)存儲(chǔ)，開機(jī)可以產(chǎn)生相應(yīng)的干擾信號(hào)，也可以根據(jù)需要進(jìn)行實(shí)時(shí)運(yùn)算、實(shí)時(shí)加載波形的方式來(lái)工作，干擾方式多樣化，減少了人員手動(dòng)操作過(guò)程，簡(jiǎn)化了干擾設(shè)備的操作和維護(hù)。
【專利說(shuō)明】一種信號(hào)干擾方法及裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信【技術(shù)領(lǐng)域】，尤其涉及一種信號(hào)干擾方法及裝置。
【背景技術(shù)】
[0002]隨著無(wú)線通信技術(shù)的發(fā)展，無(wú)線頻率資源一方面擴(kuò)展頻段范圍，另一方面新技術(shù)大大提高了頻段利用率，在信息安全領(lǐng)域的無(wú)線頻率干擾技術(shù)提出了更高的要求，傳統(tǒng)的窄帶多載波、掃頻和白噪聲干擾信號(hào)產(chǎn)生技術(shù)，存在干擾信號(hào)樣式單一，干擾效果不理想，不可精確預(yù)留我方通信頻率，頻段內(nèi)同時(shí)產(chǎn)生干擾信號(hào)少，配合設(shè)備使用時(shí)頻段劃分多，相應(yīng)天線多，成本高，頻率精確度不高等缺陷，已經(jīng)很難滿足無(wú)線頻率干擾的要求。

【發(fā)明內(nèi)容】

[0003]本發(fā)明實(shí)施例的目的是提供一種信號(hào)干擾裝置，提高無(wú)線頻率干擾效果。
[0004]本發(fā)明實(shí)施例的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的:
[0005]一種信號(hào)干擾裝置，包括信號(hào)源主板以及數(shù)據(jù)轉(zhuǎn)換板:
[0006]所述數(shù)據(jù)轉(zhuǎn)換板，在存儲(chǔ)發(fā)射模式下，用于將存儲(chǔ)的干擾信號(hào)數(shù)字波形通過(guò)DAC芯片轉(zhuǎn)換成模擬波形，所述干擾信號(hào)包括寬帶多載波信號(hào)、多音、單音、寬帶噪聲或者掃頻信號(hào)，在所述DDS模式下，用于通過(guò)多個(gè)DDS模塊生成多個(gè)干擾信號(hào)數(shù)字波形后再通過(guò)所述DAC芯片轉(zhuǎn)換成模擬波形；
[0007]所述信號(hào)源主板，用于控制所述數(shù)據(jù)轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換。
[0008]由上述本發(fā)明實(shí)施例提供的技術(shù)方案可以看出，可以將生成的干擾信號(hào)存儲(chǔ)，開機(jī)可以產(chǎn)生相應(yīng)的干擾信號(hào)，也可以根據(jù)需要進(jìn)行實(shí)時(shí)運(yùn)算、實(shí)時(shí)加載波形的方式來(lái)工作，干擾方式多樣化，減少了人員手動(dòng)操作過(guò)程，簡(jiǎn)化了干擾設(shè)備的操作和維護(hù)。
【專利附圖】

【附圖說(shuō)明】
[0009]為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他附圖。
[0010]圖1為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置的構(gòu)成示意圖。
[0011]圖2為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置中信號(hào)源主板示意圖。
[0012]圖3為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置中數(shù)據(jù)轉(zhuǎn)換板示意圖。
[0013]圖4為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置中語(yǔ)音處理板示意圖。
[0014]圖5為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置中數(shù)據(jù)轉(zhuǎn)換板FPGA示意圖。
[0015]圖6為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置中數(shù)據(jù)轉(zhuǎn)換板FPGA示意圖。
[0016]圖7為本發(fā)明實(shí)施例提供的信號(hào)干擾裝置工作流程示意圖。【具體實(shí)施方式】
[0017]下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明的保護(hù)范圍。
[0018]如圖1所示，本發(fā)明實(shí)施例提供一種信號(hào)干擾裝置，包括信號(hào)源主板11以及數(shù)據(jù)轉(zhuǎn)換板12:
[0019]數(shù)據(jù)轉(zhuǎn)換板12,實(shí)現(xiàn)存儲(chǔ)發(fā)射模式和DDS (Direct Digital Synthesis,直接數(shù)字式頻率合成)模式，在所述存儲(chǔ)發(fā)射模式下，所述數(shù)據(jù)轉(zhuǎn)換板將存儲(chǔ)的干擾信號(hào)數(shù)字波形通過(guò)DAC (Digital to Analog Convert,數(shù)字模擬轉(zhuǎn)換)芯片轉(zhuǎn)換成模擬波形,所述干擾信號(hào)包括寬帶多載波信號(hào)、多音、單音、寬帶噪聲或者掃頻信號(hào)，在所述DDS模式下，所述數(shù)據(jù)轉(zhuǎn)換板通過(guò)多個(gè)DDS模塊生成多個(gè)干擾信號(hào)數(shù)字波形后再通過(guò)所述DAC芯片轉(zhuǎn)換成模擬波形.
[0020]信號(hào)源主板11，用于控制所述數(shù)據(jù)轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換。
[0021]如圖1所示，本發(fā)明實(shí)施例信號(hào)干擾裝置還包括語(yǔ)音處理板13:用于生成多路語(yǔ)
音警不信號(hào)。
[0022]可選的，每塊信號(hào)源主板可以插入兩塊數(shù)據(jù)轉(zhuǎn)換板和一塊語(yǔ)音處理板。兩塊數(shù)據(jù)轉(zhuǎn)換板還可以根據(jù)需要合二為一，只用一塊數(shù)據(jù)轉(zhuǎn)換板(如I片F(xiàn)PGA(Field ProgrammableGate Array，現(xiàn)場(chǎng)可編程門陣列)+2片DAC)形式實(shí)現(xiàn)雙通道數(shù)據(jù)轉(zhuǎn)換，從而有效的降低成本。
[0023]數(shù)據(jù)轉(zhuǎn)換板和信號(hào)源主板之間的連接采用標(biāo)準(zhǔn)的FMC (FPGA Mezzanine Card:FPGA子卡)接口標(biāo)準(zhǔn)的插座和插頭。
[0024]對(duì)于存儲(chǔ)發(fā)射模式,通過(guò)PC (Personal Computer,個(gè)人計(jì)算機(jī))軟件根據(jù)需要干擾的信號(hào)的頻段和頻率間隔產(chǎn)生數(shù)字波形數(shù)據(jù)，生成文件，通過(guò)快速以太網(wǎng)傳輸給數(shù)據(jù)轉(zhuǎn)換板緩存后通過(guò)DAC芯片產(chǎn)生需要的頻譜波形。
[0025]具體而言，根據(jù)需要干擾的無(wú)線電信號(hào)所在的頻段(頻率范圍)和頻率間隔，在同一頻段和頻率間隔上產(chǎn)生數(shù)字波形數(shù)據(jù)，數(shù)字波形數(shù)據(jù)通過(guò)DAC芯片產(chǎn)生頻譜波形用以覆蓋需要干擾的無(wú)線電信號(hào)，從而達(dá)到干擾的目的。
[0026]產(chǎn)生數(shù)字波形數(shù)據(jù)的過(guò)程包括:
[0027]首先，根據(jù)需要干擾的信號(hào)的頻段和頻率間隔確定總共需要干擾頻率點(diǎn)的個(gè)數(shù)Num, Num=((終止頻率-起始頻率)/頻率間隔)+1 ；
[0028]然后，根據(jù)公式一分別進(jìn)行時(shí)域波形計(jì)算，計(jì)算N個(gè)頻率采樣點(diǎn)(N=Fs/Af，F(xiàn)s為信號(hào)合成采樣率，Af為頻率分辨率)的波形數(shù)據(jù)，如果需要進(jìn)行調(diào)制，則需要進(jìn)行調(diào)制算法計(jì)算，之后將N個(gè)頻率采樣點(diǎn)的波形數(shù)據(jù)在時(shí)域上進(jìn)行疊加，疊加之后進(jìn)行歸一化處理，以便讓DAC芯片以最大功率輸出頻譜同時(shí)防止波形數(shù)據(jù)的溢出:
[0029]Dn=AnSIN (2 π Fo*n/Fs+2 π Random)，n=0…(N_l)； (公式一)
[0030]其中:Dn:第η個(gè)點(diǎn)的數(shù)據(jù)；[0031]An:幅度調(diào)整因子；
[0032]Fs:信號(hào)合成采樣頻率，單位為MHz ；
[0033]Fo:需要輸出的頻率，與目標(biāo)信號(hào)的頻率相同，單位為MHz ；
[0034]2 31 Random代表信號(hào)的起始相位在0~360度之間，Random:隨機(jī)數(shù)，每個(gè)頻率采樣點(diǎn)波形計(jì)算時(shí)保持同一個(gè)隨機(jī)數(shù)；[DO, DL.....Dn-1]組成一個(gè)頻率信號(hào)波形數(shù)據(jù)，總共有Num個(gè)頻率點(diǎn)，波形數(shù)據(jù)在時(shí)域上疊加，并進(jìn)行防溢出處理后保存波形數(shù)據(jù)。
[0035]上述產(chǎn)生波形數(shù)據(jù)計(jì)算原理是:根據(jù)來(lái)奎斯特采樣定理和數(shù)字波形合成原理，在確定的采樣率Fs、頻率分辨率△ f和頻率采樣點(diǎn)數(shù)N后，根據(jù)正弦信號(hào)的計(jì)算公式，加上隨機(jī)相位后計(jì)算每個(gè)需要產(chǎn)生頻率信號(hào)的時(shí)域波形數(shù)據(jù)，再在時(shí)域上進(jìn)行疊加，并進(jìn)行防溢出處理后保存波形數(shù)據(jù)，將文件通過(guò)快速以太網(wǎng)傳輸給數(shù)據(jù)轉(zhuǎn)換板緩存后通過(guò)DAC芯片產(chǎn)生需要的頻譜波形。
[0036]本發(fā)明實(shí)施例信號(hào)干擾裝置，一般需要干擾的目標(biāo)信號(hào)是確定的，比如移動(dòng)通信的GSM、CDMA、WCDMA和CDMA2000體制信號(hào)，采用存儲(chǔ)發(fā)射模式，存儲(chǔ)預(yù)先計(jì)算好的干擾波形，在現(xiàn)場(chǎng)只需要開機(jī)即可發(fā)射存儲(chǔ)的波形，達(dá)到干擾的目的。
[0037]本發(fā)明實(shí)施例信號(hào)干擾裝置，工作帶寬取決于信號(hào)合成采樣率Fs，F(xiàn)s大于2.2GHz以上，可以合成1000MHz的工作帶寬的信號(hào)。可在同時(shí)產(chǎn)生200000個(gè)頻點(diǎn)的波形數(shù)據(jù)進(jìn)行疊加，進(jìn)行歸一化處理后即可生成需要輸出的波形數(shù)據(jù)。
[0038]本發(fā)明實(shí)施例信號(hào)干擾裝置，值得說(shuō)明的是，通過(guò)PC軟件生成寬帶噪聲后，通過(guò)陷波濾波器可以實(shí)現(xiàn)寬帶噪聲信號(hào)預(yù)留陷波頻段通，如_30dB陷波深度。
[0039]還值得說(shuō)明的是，寬帶多載波、多音、單音通過(guò)軟件調(diào)整幅度調(diào)整因子An可以實(shí)現(xiàn)功率增強(qiáng)。示例性的，在需要干擾的信號(hào)功率電平較強(qiáng)的情況下，需要增大干擾信號(hào)的信號(hào)電平才能達(dá)到干擾效果。在正常的計(jì)算波形時(shí)，所有的頻率信號(hào)按照功率平均分配來(lái)計(jì)算，需要功率增強(qiáng)的頻率信號(hào)其幅度因子比其他頻率信號(hào)的幅度因子An加大就可以實(shí)現(xiàn)功率增強(qiáng),例如在干擾范圍內(nèi)偵測(cè)到GSM(Global System for Mobile Communications,全球移動(dòng)通信系統(tǒng))信號(hào)有電平為_45dBm的強(qiáng)信號(hào)，針對(duì)該信號(hào)采用功率增強(qiáng)干擾，既加大對(duì)該信號(hào)的功率發(fā)射，可以達(dá)到預(yù)期干擾效果。
[0040]還值得說(shuō)明的是，可以根據(jù)需要，在干擾頻段內(nèi)用多窗口精確預(yù)留通信頻率提供保障通信信道。示例性的，比如目標(biāo)頻段內(nèi)，我方通信頻段有351-366MHz，400-410MHz，140-150MHZ等，則對(duì)于存儲(chǔ)發(fā)射模式，產(chǎn)生波形數(shù)據(jù)時(shí)，設(shè)置預(yù)留上述通信頻段，干擾其他頻段。
[0041]對(duì)于DDS模式,根據(jù)接收機(jī)接收到的目標(biāo)信號(hào)的頻率,DDS模塊產(chǎn)生需要的數(shù)字波形。
[0042]DDS模塊的輸出頻率Fo (與目標(biāo)信號(hào)的頻率相同)是信號(hào)合成采樣頻率Fs、相位累加器比特?cái)?shù)N和頻率控制字K的函數(shù):
[0043]Fo=Fs*K/2~N ； (公式二)
[0044]輸出頻率Fo的頻率分辨率，即頻率的變化間隔為:
[0045]Af=Fs/2"N ；
[0046]具體的DDS模塊:在參考時(shí)鐘的驅(qū)動(dòng)下，相位累加器對(duì)頻率控制字進(jìn)行線性累加，得到的相位碼對(duì)波形存儲(chǔ)器尋址， 使之輸出相應(yīng)的幅度碼。[0047]多個(gè)DDS模塊的DDS的數(shù)據(jù)在時(shí)域上疊加。經(jīng)過(guò)數(shù)模轉(zhuǎn)換器得到相應(yīng)的階梯波，最后再通過(guò)低通濾波器對(duì)其進(jìn)行平滑得到所需要的平滑連續(xù)的波形。
[0048]接收機(jī)以及DDS模塊工作原理可以參考現(xiàn)有技術(shù)得以理解，在此不作贅述。
[0049]本發(fā)明實(shí)施例信號(hào)干擾裝置，需要干擾的目標(biāo)信號(hào)是突發(fā)的，比如簡(jiǎn)易遙控信號(hào)、對(duì)講機(jī)信號(hào)等，采用DDS模式快速產(chǎn)生干擾波形，達(dá)到干擾目的，這種模式需要無(wú)線電接收機(jī)配合才能實(shí)現(xiàn)。
[0050]由上述本發(fā)明實(shí)施例提供的技術(shù)方案可以看出，通過(guò)軟件來(lái)產(chǎn)生DDS信號(hào)或?qū)拵Ф噍d波、多音、單音、寬帶噪聲及掃頻等任意信號(hào)。支持FM (Frequency Modulation,頻率調(diào)制)、CW (Continuous Wave,連續(xù)波長(zhǎng))、AM (amplitude modulation,振幅調(diào)制)、ASK(Amplitude shift keying,幅移鍵控)、2FSK (Frequency-shift keying,頻移鍵控)、4FSK、8PSK、BPSK (Binary Phase Shift Keying, 二相相移鍵控)、QPSK (Quadrature Phase ShiftKeying,正交相移鍵控)、16QAM (Quadrature Amplitude Modulation,正交振幅調(diào)制)方式，調(diào)制帶寬窄帶:5kHz?200kHz ;寬帶:1MHz?25MHz。并加入語(yǔ)音警示功能，在同時(shí)工作的每個(gè)頻點(diǎn)都可發(fā)射FM調(diào)制的語(yǔ)音警示信號(hào)，語(yǔ)音可以預(yù)先錄制，也可實(shí)時(shí)插播，當(dāng)使用錄制語(yǔ)音時(shí)，多個(gè)頻點(diǎn)可選擇不同的警示語(yǔ)音文件。
[0051]如圖2所示，具體而言，信號(hào)源主板可以包括:
[0052]第一 FPGA芯片21，用于提供邏輯接口轉(zhuǎn)換功能。具體的，主要用于粘和邏輯，提供MCU (32位)和外圍器件的邏輯接口轉(zhuǎn)換功能。
[0053]與所述第一 FPGA芯片21連接的ARM(Advanced RISC Machines,高級(jí)精簡(jiǎn)指令集機(jī)器)處理器22，用于對(duì)所述語(yǔ)音處理板和所述數(shù)模轉(zhuǎn)換板進(jìn)行控制。
[0054]與所述第一 FPGA芯片21連接的FLASH (閃存)存儲(chǔ)器23 (SPI接口)，用于存儲(chǔ)所述數(shù)模轉(zhuǎn)換板的FPGA配置文件，通過(guò)所述ARM處理器的控制，實(shí)現(xiàn)所述數(shù)模轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換。
[0055]所述第一 FPGA芯片21的以太網(wǎng)接口 24:用于從遠(yuǎn)程計(jì)算機(jī)接收存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)。具體的，主要通過(guò)第一 FPGA進(jìn)行總線轉(zhuǎn)換，由ARM處理器進(jìn)行控制，用來(lái)進(jìn)行遠(yuǎn)程控制和數(shù)據(jù)傳輸?shù)?0/100BaseT以太網(wǎng)接口。
[0056]所述第一 FPGA芯片21的語(yǔ)音處理板擴(kuò)展接口 25，用于多通道語(yǔ)音播放和采樣電路擴(kuò)展。
[0057]所述第一 FPGA芯片21的數(shù)模轉(zhuǎn)換擴(kuò)展接口 26，用于擴(kuò)展DAC芯片。
[0058]信號(hào)源主板還可以包括:
[0059]MCU (32位):用來(lái)完成射頻和功率放大器的控制功能:通過(guò)RS232接口根據(jù)需要控制射頻模塊和功率放大器。
[0060]MCU (8 位):通過(guò)串 口 RS232 與 CPU (Central Processing Unit,中央處理器)之間按照通信協(xié)議進(jìn)行通信，接收CPU發(fā)送的控制命令，根據(jù)接收的命令，以串口通信的方式控制射頻的發(fā)射及功率放大器的開啟，同時(shí)將射頻的發(fā)射狀態(tài)及功率放大器的開啟狀態(tài)返回給8位MUC，再由MCU傳輸給CPU，以便CPU實(shí)時(shí)對(duì)射頻及功率放大器的狀態(tài)進(jìn)行讀取。
[0061]USB接口:主要用于ARM處理器調(diào)試和程序升級(jí)。
[0062]電源轉(zhuǎn)換:主要完成電源電壓轉(zhuǎn)換。
[0063]如圖3所示，以一塊數(shù)據(jù)轉(zhuǎn)換板為例，具體而言，數(shù)據(jù)轉(zhuǎn)換板可以包括:[0064]第二 FPGA芯片31，用于實(shí)現(xiàn)多個(gè)DDS模塊。具體的，第二 FPGA芯片主要完成波形數(shù)據(jù)的存儲(chǔ)(存儲(chǔ)發(fā)射模式)、波形數(shù)據(jù)的生成(DDS模式)、數(shù)據(jù)并串轉(zhuǎn)換。
[0065]所述第二 FPGA芯片31內(nèi)部的RAM (Random Access Memory,隨機(jī)存儲(chǔ)器),用于緩存所述存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)。
[0066]與所述第二 FPGA芯片31連接的FRAM (鐵電存儲(chǔ)器)32，用于存儲(chǔ)所述存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)。
[0067]與所述第二 FPGA芯片31連接的DAC芯片33，用于將數(shù)字波形轉(zhuǎn)換成模擬波形。
[0068]與所述DAC芯片34連接的LPF (Low Pass Filter,低通濾波器)34,用于對(duì)所述模擬波形濾波。具體的主要濾除帶外的不需要的諧波和雜波信號(hào)。
[0069]數(shù)據(jù)轉(zhuǎn)換板還可以包括:
[0070]電平轉(zhuǎn)換接口完成信號(hào)傳輸過(guò)程中3.3V信號(hào)電平到2.5V信號(hào)電平轉(zhuǎn)換功能，主要是為解決FPGA采用2.5V供電帶來(lái)的信號(hào)接口電平和常規(guī)外圍3.3V供電接口信號(hào)的匹配問題。
[0071]本發(fā)明實(shí)施例信號(hào)干擾裝置，信號(hào)源主板的處理控制核心采用ARM920T為內(nèi)核的CPU,主頻高達(dá)633MHz，對(duì)主板所有信號(hào)進(jìn)行處理，其處理基本流程為:CPU接收到上位機(jī)通過(guò)以太網(wǎng)傳輸?shù)臄?shù)據(jù)，對(duì)以太網(wǎng)數(shù)據(jù)包進(jìn)行包解析，獲取有效數(shù)據(jù)，根據(jù)有效數(shù)據(jù)中的控制信息，對(duì)系統(tǒng)中的語(yǔ)音處理板、8位MCU、DAC數(shù)據(jù)轉(zhuǎn)換板進(jìn)行控制，同時(shí)，從有效數(shù)據(jù)中解析出波形數(shù)據(jù)，通過(guò)CPU的并行總線傳輸，將波形數(shù)據(jù)加載到數(shù)據(jù)轉(zhuǎn)換板的鐵電存儲(chǔ)器中，以實(shí)現(xiàn)對(duì)調(diào)制信號(hào)的加載。
[0072]如圖4所示，具體而言，語(yǔ)音處理板可以包括:
[0073]多個(gè)ADC (Analog to Digital Convert,模擬數(shù)字轉(zhuǎn)換)芯片41,用于對(duì)多個(gè)獨(dú)立
通道語(yǔ)音信號(hào)采樣成數(shù)字信號(hào)；
[0074]CPLD (Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)42,用于對(duì)米樣的所述數(shù)字信號(hào)合路后傳遞給信號(hào)源主板的第一 FPGA進(jìn)行FM調(diào)制。
[0075]語(yǔ)音處理板還可以包括:
[0076]USB HUB (集線器)、MP3播放器，USB HUB完成USB轉(zhuǎn)換功能，MP3播放器完成語(yǔ)音文件的播放。ADC采樣完成各個(gè)獨(dú)立通道語(yǔ)音信號(hào)采樣成數(shù)字信號(hào)，CPLD完成各個(gè)采樣數(shù)字信號(hào)的合路后交給信號(hào)源主板的第一 FPGA處理。
[0077]語(yǔ)音可以預(yù)先錄制，也可實(shí)時(shí)插播，當(dāng)使用錄制語(yǔ)音時(shí)，多個(gè)頻點(diǎn)可選擇不同的警示語(yǔ)音文件。
[0078]綜合上述對(duì)信號(hào)源主板、數(shù)據(jù)轉(zhuǎn)換板以及語(yǔ)音處理板的說(shuō)明，本發(fā)明實(shí)施例信號(hào)干擾裝置:
[0079](I)、存儲(chǔ)發(fā)射模式:計(jì)算機(jī)計(jì)算出所要輸出的干擾信號(hào)波形數(shù)據(jù)，通過(guò)以太網(wǎng)接口傳送到信號(hào)源主板內(nèi)部，通過(guò)數(shù)據(jù)轉(zhuǎn)換板FPGA內(nèi)部的快速RAM做緩存，再通過(guò)高速SERDESCSERializer (串行器)/DESerializer (解串器)接口將并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)傳送到高速DAC芯片，通過(guò)DAC芯片實(shí)現(xiàn)數(shù)字信號(hào)到基帶模擬信號(hào)的轉(zhuǎn)換。當(dāng)信號(hào)源開機(jī)時(shí)自動(dòng)將存儲(chǔ)器(FRAM)中的數(shù)據(jù)導(dǎo)入到FPGA內(nèi)部的RAM中，緩沖后輸出干擾信號(hào)頻譜。當(dāng)用戶在現(xiàn)場(chǎng)實(shí)時(shí)運(yùn)算干擾信號(hào)頻譜時(shí)，可通過(guò)加載指令將運(yùn)算出來(lái)的數(shù)據(jù)傳送到FPGA的RAM中，也可以通過(guò)固化指令將數(shù)據(jù)存儲(chǔ)到鐵電存儲(chǔ)器(FRAM)中，以便下一次直接開機(jī)使用已固化的頻譜波形。
[0080]如圖5所示:存儲(chǔ)模式下，F(xiàn)PGA軟件設(shè)計(jì)包括總線接口單元51、存儲(chǔ)器讀寫單元52、FPGA存儲(chǔ)器53、FPGA存儲(chǔ)器寫入單元54、FPGA存儲(chǔ)器輸出單元55、SERDES并串轉(zhuǎn)換單元56和時(shí)鐘處理單元57。
[0081]總線接口單元51:完成FPGA內(nèi)部存儲(chǔ)器和外部FRAM存儲(chǔ)器總線接口控制功能。
[0082]存儲(chǔ)器讀寫單元52:完成外部FRAM存儲(chǔ)器的讀寫操作。
[0083]FPGA存儲(chǔ)器53: SP FPGA內(nèi)部存儲(chǔ)器。
[0084]FPGA存儲(chǔ)器寫入單元54:完成FPGA存儲(chǔ)器數(shù)據(jù)寫入操作。
[0085]FPGA存儲(chǔ)器輸出單元55:完成FPGA存儲(chǔ)器數(shù)據(jù)讀出操作。
[0086]并串轉(zhuǎn)換單元56:完成并行讀取和高速串行輸出數(shù)據(jù)轉(zhuǎn)換操作。
[0087]時(shí)鐘處理單元57:完成DAC芯片和FPGA時(shí)鐘處理功能。
[0088](2)、DDS模式:數(shù)據(jù)轉(zhuǎn)換板FPGA內(nèi)部實(shí)現(xiàn)多個(gè)DDS模塊，每個(gè)DDS的頻率控制字可以獨(dú)立控制，也可以根據(jù)需要實(shí)現(xiàn)不同的調(diào)制方式，多個(gè)DDS的數(shù)據(jù)在時(shí)域上進(jìn)行疊加，然后通過(guò)SERDES接口轉(zhuǎn)換到高速DAC芯片，實(shí)現(xiàn)數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。DDS參數(shù)的控制通過(guò)ARM處理器完成。
[0089]如圖6所示:DDS模式下，F(xiàn)PGA軟件設(shè)計(jì)包括總線接口單元61、存儲(chǔ)器讀寫單元62、控制參數(shù)存儲(chǔ)單元63、DDS單元64、并串轉(zhuǎn)換單元65和時(shí)鐘處理單元66。
[0090]總線接口單元61:完成FPGA內(nèi)部存儲(chǔ)器和外部FRAM存儲(chǔ)器總線接口控制功能。
[0091]存儲(chǔ)器讀寫單元62:完成外部FRAM存儲(chǔ)器的讀寫操作。
[0092]控制參數(shù)存儲(chǔ)單元63:完成DDS控制參數(shù)(頻率控制字)的存儲(chǔ)功能。
[0093]DDS單元64:完成多DDS生成和數(shù)據(jù)合路功能。
[0094]并串轉(zhuǎn)換單元65:完成并行讀取和高速串行輸出數(shù)據(jù)轉(zhuǎn)換操作。
[0095]時(shí)鐘處理單元66:完成DAC芯片和FPGA時(shí)鐘處理功能。
[0096]本發(fā)明實(shí)施例信號(hào)干擾裝置，ARM處理器通過(guò)并行總線進(jìn)行總體控制，每個(gè)數(shù)據(jù)轉(zhuǎn)換板的工作方式可以根據(jù)需要進(jìn)行切換，能夠自動(dòng)保存上一次的工作模式及相關(guān)參數(shù)，上電后自動(dòng)恢復(fù)為上一次保存的工作方模式。數(shù)據(jù)轉(zhuǎn)換板FPGA的加載程序可以通過(guò)ARM處理器遠(yuǎn)程進(jìn)行更新。ARM處理器程序也可以通過(guò)以太網(wǎng)遠(yuǎn)程更新。語(yǔ)音處理板也由ARM處理器進(jìn)行控制，可以通過(guò)USB 口更新語(yǔ)音文件，控制語(yǔ)音文件播放功能。
[0097]如圖7所示，本發(fā)明實(shí)施例信號(hào)干擾裝置工作流程，包括:
[0098]步驟71、開始工作。
[0099]步驟72、控制平臺(tái)計(jì)算數(shù)字波形數(shù)據(jù)，輸出頻率控制字。
[0100]示例性的，控制平臺(tái)可以是PC軟件平臺(tái)，對(duì)于存儲(chǔ)發(fā)射模式，通過(guò)PC軟件根據(jù)需要干擾的信號(hào)的頻段和頻率間隔產(chǎn)生數(shù)字波形數(shù)據(jù)；對(duì)于DDS模式，根據(jù)接收機(jī)接收到的目標(biāo)信號(hào)的頻率，控制每個(gè)DDS的頻率控制字。
[0101]步驟73、設(shè)置工作模式。
[0102]示例性的，工作模式I為存儲(chǔ)發(fā)射模式，工作模式2為DDS模式。
[0103]步驟74、ARM控制數(shù)據(jù)轉(zhuǎn)換板FPGA以及語(yǔ)音處理板。
[0104]步驟75、FPGA重配置。
[0105]由ARM處理器控制，數(shù)據(jù)轉(zhuǎn)換板的工作方式可以根據(jù)需要進(jìn)行切換，能夠自動(dòng)保存上一次的工作方式及相關(guān)參數(shù)，上電后自動(dòng)恢復(fù)為上一次保存的工作方式。
[0106]步驟76、判斷工作模式是否為工作模式1，即存儲(chǔ)發(fā)射模式。
[0107]如果是，則進(jìn)入77，否則，進(jìn)入78.[0108]步驟77、FPGA讀取存儲(chǔ)的波形數(shù)據(jù)。
[0109]示例性的，讀取存儲(chǔ)的波形數(shù)據(jù)，重載到FPGA的RAM中。當(dāng)用戶在現(xiàn)場(chǎng)實(shí)時(shí)運(yùn)算頻譜時(shí)，可通過(guò)加載指令將運(yùn)算出來(lái)的數(shù)據(jù)傳送到FPGA的RAM中，也可以通過(guò)固化指令將數(shù)據(jù)存儲(chǔ)到FRAM中，以便下一次直接開機(jī)使用已固化的頻譜波形。
[0110]步驟78、FPGA控制生成DDS信號(hào)。
[0111]示例性的，F(xiàn)PGA內(nèi)部實(shí)現(xiàn)多個(gè)DDS模塊，每個(gè)DDS的頻率控制字可以獨(dú)立控制，也可以根據(jù)需要實(shí)現(xiàn)不同的調(diào)制方式，多個(gè)DDS的數(shù)據(jù)在時(shí)域上進(jìn)行疊加。
[0112]這里，還可以包括步驟781、語(yǔ)音處理板由ARM處理器進(jìn)行控制，播放語(yǔ)音文件。
[0113]步驟79、DAC芯片實(shí)現(xiàn)數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。
[0114]步驟710、輸出波形信號(hào)。
[0115]可見，存儲(chǔ)發(fā)射模式:計(jì)算機(jī)計(jì)算出所要輸出的波形數(shù)據(jù)，通過(guò)以太網(wǎng)接口傳送到信號(hào)源模塊內(nèi)部，通過(guò)FPGA內(nèi)部的快速RAM做緩存，再通過(guò)高速SERDES將并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)傳送到高速DAC芯片，通過(guò)DAC芯片實(shí)現(xiàn)數(shù)字信號(hào)到基帶模擬信號(hào)的轉(zhuǎn)換。當(dāng)基帶信號(hào)源開機(jī)時(shí)自動(dòng)將存儲(chǔ)器(FRAM)中的數(shù)據(jù)導(dǎo)入到FPGA內(nèi)部的RAM中，緩沖后輸出頻譜。當(dāng)用戶在現(xiàn)場(chǎng)實(shí)時(shí)運(yùn)算頻譜時(shí)，可通過(guò)加載指令將運(yùn)算出來(lái)的數(shù)據(jù)傳送到FPGA的RAM中，也可以通過(guò)固化指令將數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器(FRAM)中，以便下一次直接開機(jī)使用已固化的頻譜波形。
[0116]DDS模式:FPGA內(nèi)部實(shí)現(xiàn)多個(gè)DDS模塊，每個(gè)DDS的頻率控制字可以獨(dú)立控制，也可以根據(jù)需要實(shí)現(xiàn)不同的調(diào)制方式，多個(gè)DDS的數(shù)據(jù)在時(shí)域上進(jìn)行疊加，然后通過(guò)SERDES接口轉(zhuǎn)換到高速DAC芯片，實(shí)現(xiàn)數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。DDS參數(shù)的控制通過(guò)ARM處理器完成。
[0117]由ARM處理器通過(guò)并行總線進(jìn)行總體控制，每個(gè)數(shù)據(jù)轉(zhuǎn)換板的工作方式可以根據(jù)需要進(jìn)行切換，能夠自動(dòng)保存上一次的工作方式及相關(guān)參數(shù)，上電后自動(dòng)恢復(fù)為上一次保存的工作方式。數(shù)據(jù)轉(zhuǎn)換板的FPGA的加載程序可以通過(guò)ARM處理器遠(yuǎn)程進(jìn)行更新。ARM處理器程序也可以通過(guò)以太網(wǎng)遠(yuǎn)程更新。語(yǔ)音處理板也由ARM處理器進(jìn)行控制，可以通過(guò)USB口更新語(yǔ)音文件，控制語(yǔ)音文件播放功能。
[0118]本發(fā)明技術(shù)方案能帶來(lái)以下有益效果:
[0119]干擾方式多樣化，針對(duì)不同目標(biāo)產(chǎn)生相應(yīng)的干擾方式的信號(hào)，干擾效果達(dá)到最佳。寬帶多載波多制式干擾信號(hào)，同時(shí)工作帶寬達(dá)到1000MHz，可同時(shí)產(chǎn)生200000個(gè)信號(hào)，信號(hào)樣式及調(diào)制方式任意設(shè)置。對(duì)目標(biāo)信號(hào)進(jìn)行連續(xù)不間斷產(chǎn)生干擾信號(hào)，在整個(gè)目標(biāo)頻段內(nèi)的多載波信號(hào)的功率平坦度能夠確保在土 ldB。在DDS模式下，設(shè)備能夠自動(dòng)根據(jù)接收機(jī)接收到的數(shù)據(jù)進(jìn)行相應(yīng)調(diào)制方式信號(hào)的產(chǎn)生，并對(duì)目標(biāo)信號(hào)實(shí)施瞄準(zhǔn)式干擾，信號(hào)產(chǎn)生時(shí)間小于0.1ms。
[0120]精確預(yù) 留通信頻率，可以根據(jù)需要，在干擾頻段內(nèi)用多窗口預(yù)留方式提供保障通信信道。以電子戰(zhàn)為例，干擾設(shè)備開啟后既要干擾敵方的通信頻段，又要保證我方相應(yīng)頻段內(nèi)的通信信道，就可以采用多窗口預(yù)留方式提供保障通訊信道。[0121]可以根據(jù)目標(biāo)信號(hào)的情況對(duì)特殊頻點(diǎn)進(jìn)行功率增強(qiáng)干擾，可以有效增強(qiáng)干擾效果O
[0122]干擾信號(hào)的頻譜純度高，可精確到1Hz，不對(duì)干擾目標(biāo)外的正常無(wú)線信號(hào)造成干擾。無(wú)線頻率干擾的目的是一方面要對(duì)干擾目標(biāo)實(shí)施有效干擾，另一方面對(duì)與頻段外的非目標(biāo)無(wú)線頻率信號(hào)不能造成干擾。采用寬帶多載波自適應(yīng)瞄準(zhǔn)式無(wú)限頻率干擾技術(shù)，產(chǎn)生的干擾信號(hào)的頻譜純度高，
[0123]多路語(yǔ)音預(yù)警功能，可同時(shí)加載8路不同的語(yǔ)音，用于警告或干擾非法頻率使用者關(guān)閉該頻率。配合前端接收設(shè)備可實(shí)時(shí)收發(fā)干擾，需要干擾功率小且對(duì)目標(biāo)干擾發(fā)射功率最大化，干擾效果好。
[0124]對(duì)操作人員身體輻射小?？勺鳛閮x器使用，用于實(shí)驗(yàn)室信號(hào)發(fā)生裝置。
[0125]降低干擾設(shè)備體積、重量，減少了天線數(shù)量，且降低成本。
[0126]以上所述，僅為本發(fā)明較佳的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明披露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種信號(hào)干擾裝置，其特征在于，包括信號(hào)源主板以及數(shù)據(jù)轉(zhuǎn)換板: 所述數(shù)據(jù)轉(zhuǎn)換板，用于在存儲(chǔ)發(fā)射模式下，將存儲(chǔ)的干擾信號(hào)數(shù)字波形通過(guò)DAC數(shù)字模擬轉(zhuǎn)換芯片轉(zhuǎn)換成模擬波形，所述干擾信號(hào)包括寬帶多載波信號(hào)、多音、單音、寬帶噪聲或者掃頻信號(hào)，在DDS直接數(shù)字式頻率合成模式下，通過(guò)多個(gè)DDS模塊生成多個(gè)干擾信號(hào)數(shù)字波形后再通過(guò)所述DAC芯片轉(zhuǎn)換成模擬波形； 所述信號(hào)源主板，用于控制所述數(shù)據(jù)轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換。
2.根據(jù)權(quán)利要求1所述的信號(hào)干擾裝置，其特征在于，還包括語(yǔ)音處理板:用于生成多路語(yǔ)音警示信號(hào)。
3.根據(jù)權(quán)利要求2所述的信號(hào)干擾裝置，其特征在于，所述信號(hào)源主板包括: 第一 FPGA現(xiàn)場(chǎng)可編程門陣列芯片，用于提供邏輯接口轉(zhuǎn)換功能； 與所述第一 FPGA芯片連接的ARM高級(jí)精簡(jiǎn)指令集機(jī)器處理器，用于對(duì)所述語(yǔ)音處理板和所述數(shù)模轉(zhuǎn)換板進(jìn)行控制； 與所述第一 FPGA芯片連接的FLASH閃存存儲(chǔ)器，用于存儲(chǔ)所述數(shù)模轉(zhuǎn)換板的FPGA配置文件，通過(guò)所述ARM處理器的控制，實(shí)現(xiàn)所述數(shù)模轉(zhuǎn)換板在存儲(chǔ)發(fā)射模式和DDS模式之間的轉(zhuǎn)換； 所述第一 FPGA芯片的以太網(wǎng)接口:用于從遠(yuǎn)程計(jì)算機(jī)接收存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)以及DDS模式下的頻率控制信息數(shù)據(jù)； 所述第一 FPGA芯片的語(yǔ)音處理板擴(kuò)展接口，用于多通道語(yǔ)音播放和采樣電路擴(kuò)展； 所述第一 FPGA芯片的數(shù)模轉(zhuǎn)換擴(kuò)展接口，用于擴(kuò)展DAC芯片。
4.根據(jù)權(quán)利要求3所述的信號(hào)干擾裝置，其特征在于，所述數(shù)據(jù)轉(zhuǎn)換板包括: 第二 FPGA芯片，用于實(shí)現(xiàn)多個(gè)DDS模塊； 所述第二 FPGA芯片內(nèi)部的RAM隨機(jī)存儲(chǔ)器，用于緩存所述存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)； 與所述第二 FPGA芯片連接的FRAM鐵電存儲(chǔ)器，用于存儲(chǔ)所述存儲(chǔ)發(fā)射模式下的干擾信號(hào)波形數(shù)據(jù)； 與所述第二 FPGA芯片連接的DAC芯片，用于將數(shù)字波形轉(zhuǎn)換成模擬波形； 與所述DAC芯片連接的LPF低通濾波器，用于對(duì)所述模擬波形濾波。
5.根據(jù)權(quán)利要求4所述的信號(hào)干擾裝置，其特征在于，所述語(yǔ)音處理板包括: 多個(gè)ADC模擬數(shù)字轉(zhuǎn)換芯片，用于對(duì)多個(gè)獨(dú)立通道語(yǔ)音信號(hào)采樣成數(shù)字信號(hào)； CPLD復(fù)雜可編程邏輯器件，用于對(duì)采樣的所述數(shù)字信號(hào)合路后傳遞給所述第一 FPGA進(jìn)行FM調(diào)制。
6.根據(jù)權(quán)利要求4所述的信號(hào)干擾裝置，其特征在于，在存儲(chǔ)發(fā)射模式下實(shí)時(shí)計(jì)算干擾信號(hào)數(shù)字波形時(shí)，所述第二 FPGA芯片內(nèi)部的RAM，用于根據(jù)加載指令存儲(chǔ)干擾信號(hào)數(shù)字波形； 與所述第二 FPGA芯片連接的FRAM，用于根據(jù)固化指令存儲(chǔ)干擾信號(hào)數(shù)字波形。
7.根據(jù)權(quán)利要求1所述的信號(hào)干擾裝置，其特征在于，存儲(chǔ)發(fā)射模式下的干擾信號(hào)數(shù)字波形為: 根據(jù)目標(biāo)信號(hào)的頻段和頻率間隔確定干擾頻率點(diǎn)的個(gè)數(shù)Num，Num=((終止頻率-起始頻率)/頻率間隔)+1 ;根據(jù)Dn=AnSIN (2 π Fo*n/Fs+2 n Random), n=0...(N-1)計(jì)算N個(gè)頻率采樣點(diǎn)的波形數(shù)據(jù)； 以Π)0，0Ρ....0η-1]組成一個(gè)頻率信號(hào)波形數(shù)據(jù)，將Num個(gè)頻率信號(hào)波形數(shù)據(jù)在時(shí)域上進(jìn)行疊加并進(jìn)行歸一化處理得到的干擾信號(hào)數(shù)字波形； 其中:N=Fs/Af ; Fs:信號(hào)合成采樣頻率； Δ f:頻率分辨率； An:幅度調(diào)整因子； Fo:輸出的干擾信號(hào)的頻率，與目標(biāo)信號(hào)的頻率相同； Random:隨機(jī)數(shù),每個(gè)干擾頻率點(diǎn)計(jì)算時(shí)Random相同。
8.根據(jù)權(quán)利要求7所述的信號(hào)干擾裝置，其特征在于，進(jìn)一步的，存儲(chǔ)發(fā)射模式下的干擾信號(hào)數(shù)字波形為: 調(diào)整 Dn=AnSIN (2 n Fo*n/Fs+2 n Random) , n=0...(N-1)中幅度調(diào)整因子 An 增強(qiáng)頻率信號(hào)，得到增強(qiáng)功率后的干擾信號(hào)數(shù)字波形。
9.根據(jù)權(quán)利要求7所述 的信號(hào)干擾裝置，其特征在于，進(jìn)一步的，存儲(chǔ)發(fā)射模式下的干擾信號(hào)數(shù)字波形為: 根據(jù)設(shè)置的多個(gè)預(yù)留頻段，確定從所述目標(biāo)頻段中排除所述預(yù)留頻段后的需要干擾的頻段； 根據(jù)需要干擾的頻段和目標(biāo)信號(hào)的頻率間隔確定干擾頻率點(diǎn)的個(gè)數(shù)Num，Num=((終止頻率-起始頻率)/頻率間隔)+1。
【文檔編號(hào)】H04B1/719GK103795474SQ201410079610
【公開日】2014年5月14日 申請(qǐng)日期:2014年3月5日 優(yōu)先權(quán)日:2014年3月5日
【發(fā)明者】睢燕, 蔣元軍, 王維, 徐躍林, 宋春云, 李丹, 林成興, 郭名君, 何棟, 李繼良, 陳明和 申請(qǐng)人:北京中科飛鴻科技有限公司