基于fpga的大動態(tài)范圍數(shù)字信道化接收機及工作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機及其工作方法，包括：天線，該天線通過低通濾波器與功分器相連，AD模塊，第一、第二、第三自動增益控制模塊，DDC模塊，均勻信道化處理模塊，隨機信道化處理模塊，捕獲模塊、網(wǎng)絡接口；AD模塊適于在一采樣頻率f1下對W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊；DDC模塊適于分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號；均勻信道化處理模塊適于將W路基帶信號分別進行n路均勻信道化處理；隨機信道化處理模塊適于將每路窄帶信號分別進行p路隨機信道化處理，并進入捕獲模塊，以添加TCP/IP協(xié)議，經(jīng)千兆以太網(wǎng)輸出。
【專利說明】基于FPGA的大動態(tài)范圍數(shù)字信道化接收機及工作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字信號處理領(lǐng)域，具體是一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機及其工作方法。
【背景技術(shù)】
[0002]電子戰(zhàn)數(shù)字接收要求有瞬時帶寬寬、靈敏度高和動態(tài)范圍大，還要求具有能夠檢測同時到達信號的能力，以及較好的測頻精度和頻率分辨率，采用信道化數(shù)字接收機能夠滿足這些要求。
[0003]為了適應復雜的電磁環(huán)境，通常把出現(xiàn)的2-18GHZ范圍的雷達信號劃分為多個子頻段，但同時也要求電子戰(zhàn)偵查接收機具有較寬的輸入帶寬、大動態(tài)范圍、多信號并行處理和大量信息實時處理或準實時處理的能力。寬帶大動態(tài)數(shù)字接收機通過對信號各項參數(shù)的分析，能夠確定目標位置。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，該接收機通過對信道的多次劃分提高了接收、處理較寬的輸入帶寬信號時，信號處理的精度。
[0005]為了解決上述技術(shù)問題，本發(fā)明的技術(shù)方案是提供了一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，包括如下步驟:
[0006]步驟SlOO:對接收的天線信號進行低通濾波，得到一短波信號。
[0007]步驟S200:通過功分器對所述短波信號等分為W路帶限信號。
[0008]步驟S300:通過AD模塊在一采樣頻率f I下對W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊。
[0009]步驟S400:所述DDC模塊分別將輸入的W路采樣信號進行正交化處理，以獲得W路
基帶信號。
[0010]步驟S500:所述W路基帶信號分別通過第一次自動增益控制處理后，將每路基帶信號分別進行η路均勻信道化處理，以獲得W*n路窄帶信號。
[0011]步驟S600:所述W*n路窄帶信號分別通過第二次自動增益處理后，每路窄帶信號均進行P路隨機信道化處理，以獲得w*p路信道信號。
[0012]步驟S700:所述W*p路信道信號分別通過第三次自動增益控制處理后，進行捕獲處理，將捕獲處理后的w*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。
[0013]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述步驟S400中所述DDC模塊分別將輸入的W路采樣信號進行正交化處理的方法，包括如下步驟:
[0014]步驟S410:使用FPGA集成的IP核生成的第一 NC0，根據(jù)W路采樣信號的各自的相位增量參數(shù)，第一 NCO分別輸出相應的W路本振信號，各路本振信號分別與相應采樣信號相乘，得到W路正交信號1、Q。
[0015]步驟S420:將W路正交信號1、Q分別經(jīng)過低通濾波，A倍抽取，以得到頻率為f2=fl/A,帶寬為土f2/2的基帶信號。
[0016]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述步驟S500中每路基帶信號分別進行η路均勻信道化處理的方法，包括如下步驟:
[0017]步驟S510:每一路基帶信號輸入緩存，該緩存采用乒乓緩存結(jié)構(gòu)，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f30
[0018]步驟S520:讀緩存數(shù)據(jù)，使用K階移位寄存器濾波引擎對基帶信號做Ι/m倍抽取、濾波處理，輸出η路頻率為f3的正交信號。
[0019]步驟S530:對所述正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的η路窄帶信號。
[0020]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述步驟S600中所述每路窄帶信號分別進行P路隨機信道化處理的方法，包括如下步驟:
[0021]步驟S610:預設接收信道、相位增量參數(shù)，即，將P個信道參數(shù)和相應相位增量參數(shù)分別寫入若干對應信道號寄存器組和相位增量寄存器組。
[0022]步驟S620:各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)。
[0023]步驟S630:使用FPGA集成的IP核生成第二 NC0，根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*p路復正交信號相乘，得到W*p路帶寬為X的復正交信號。
[0024]步驟S640:所述復正交信號經(jīng)過低通濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信號。
[0025]為了解決上述技術(shù)問題，本發(fā)明還提供了一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，包括:天線，該天線通過第一低通濾波器與功分器相連，其特征在于包括:AD模塊，第一、第二、第三自動增益控制模塊，DDC模塊，均勻信道化處理模塊，隨機信道化處理模塊，捕獲模塊、網(wǎng)絡接口 ；所述AD模塊適于在一采樣頻率f I下對由功分器產(chǎn)生的W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊；所述DDC模塊適于分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號；所述均勻信道化處理模塊適于將通過第一次自動增益控制模塊后的W路基帶信號分別進行η路均勻信道化處理，以獲得w*n路窄帶信號；所述隨機信道化處理模塊適于將通過第二次自動增益處理后每路窄帶信號分別進行P路隨機信道化處理，以獲得W*p路信道信號；所述W*p路信道信號分別通過第三次自動增益控制模塊后，進入捕獲模塊，將通過捕獲處理后的W*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。
[0026]優(yōu)選的，所述第一、第二、第三自動增益控制模塊的結(jié)構(gòu)相同，且包括:適于對輸入的數(shù)字信號進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換模塊，與該數(shù)模轉(zhuǎn)換模塊相連的適于根據(jù)轉(zhuǎn)換的模擬輸入信號以獲得模擬輸出信號的二級放大增益電路，該模擬輸出信號接至一模數(shù)轉(zhuǎn)換模塊，以轉(zhuǎn)換為數(shù)字信號輸出，所述模擬輸出信號還接至一級放大增益電路的輸入端，該一級放大增益電路的輸出端與信號幅度檢測電路的輸入端相連以檢測信號幅度，該信號幅度檢測電路的輸出端與門限電路的輸入端相連以產(chǎn)生反饋信號，該門限電路的反饋信號分別接至所述二級放大增益電路的各級增益控制端。
[0027]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述DDC模塊包括:通過FPGA集成的IP核生成的第一 NCO,該第一 NCO適于根據(jù)W路米樣信號的各自的相位增量參數(shù)，輸出W路本振信號，各路本振信號分別與相應采樣信號相乘，得到W路正交信號1、Q ;將胃路正交信號1、Q分別經(jīng)過第二低通濾波器濾波，A倍抽取，以得到頻率為f2=fl/A，帶寬為土f2/2的基帶信號。
[0028]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述均勻信道化處理模塊包括:緩存器、FFT子模塊，所述緩存器采用乒乓緩存結(jié)構(gòu)，其適于輸入W路基帶信號，S卩，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f3 ；使用K階移位寄存器引擎分別對每一路基帶信號做Ι/m倍抽取、濾波，輸出W*n路頻率為f3的正交信號；所述FFT子模塊適于對所述每η路正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的W*n路窄帶信號。
[0029]優(yōu)選的，在上述技術(shù)方案的基礎(chǔ)上，所述隨機信道化處理模塊包括:若干對應信道號寄存器組和相位增量寄存器組，使用FPGA集成的IP核生成第二 NCO ;各信道號寄存器組和相位增量寄存器組適于分別寫入P個信道參數(shù)和相應相位增量參數(shù)，且各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)；所述第二 NCO適于根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*P路復正交信號相乘，得到W*p路帶寬為X的復正交信號；所述復正交信號經(jīng)過第三低通濾波器濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信號。
[0030]采用了上述技術(shù)方案，本發(fā)明具有以下的有益效果:(I)本發(fā)明通過DDC模塊、均勻信道化處理和隨機信道化處理實現(xiàn)了短波全頻段覆蓋，即把短波全頻段分成W*p路信道信號，以實現(xiàn)信道處理的精度:(2)本發(fā)明通過三個自動增益控制模塊分別對各級數(shù)據(jù)進行了自動增益控制，增加了數(shù)據(jù)的動態(tài)有效范圍，提高了信號識別的精度；(3)本發(fā)明還解決了目前短波綜合業(yè)務網(wǎng)中的導航音問題，即本發(fā)明增加了信號處理帶寬，信道相應增加了，覆蓋了短波全頻段之后，因此不需要接受電臺的導航音，可實時進行信號監(jiān)聽的設備，以實現(xiàn)雙方在未知頻率下的各種通信。
【專利附圖】

【附圖說明】
[0031]為了使本發(fā)明的內(nèi)容更容易被清楚的理解，下面根據(jù)的具體實施例并結(jié)合附圖，對本發(fā)明作進一步詳細的說明，其中
[0032]圖1為本發(fā)明的所述基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法的流程圖；
[0033]圖2為W路基帶信號、η路窄帶信號、P路信道信號的轉(zhuǎn)換框圖；
[0034]圖3為所述步驟S400中所述DDC模塊分別將輸入的W路采樣信號進行正交化處理的方法流程圖；
[0035]圖4為所述步驟S500中每路基帶信號分別進行η路均勻信道化處理的方法流程圖；
[0036]圖5為所述步驟S600中所述每路窄帶信號分別進行P路隨機信道化處理的方法流程圖；
[0037]圖6為所述基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的原理框圖；
[0038]圖7為所述DDC模塊的原理框圖；[0039]圖8為所述均勻信道化處理模塊的原理框圖；
[0040]圖9為所述隨機信道化處理模塊的原理框圖；
[0041]圖10為所述捕獲模塊的原理框圖；
[0042]圖11為所述自動增益控制模塊的原理框圖；
[0043]圖12為本發(fā)明的自動增益控制模塊的二級放大增益電路的電路原理圖；
[0044]圖13為自動增益控制模塊中一級放大增益電路、信號幅度檢測電路、門限電路的電路原理圖。
【具體實施方式】
[0045]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明了，下面結(jié)合【具體實施方式】并參照附圖，對本發(fā)明進一步詳細說明。應該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
[0046]實施例1
[0047]圖1示出了所述基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法的流程圖。
[0048]圖2示出了 W路基帶信號、η路窄帶信號、P路信道信號的轉(zhuǎn)換框圖。
[0049]如圖1和圖2所示，一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，包括如下步驟:
[0050]步驟SlOO:獲得短波信號，即，對接收的天線信號進行低通濾波，得到一短波信號，該短波帶寬在30.0OMHz以內(nèi)的一短波信號。
[0051 ] 步驟S200:獲得W路帶限信號，即，通過功分器對所述短波信號等分為W路帶限信號。
[0052]步驟S300:采樣信號送入DDC模塊，即，通過AD模塊在一采樣頻率f I下對W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊。
[0053]步驟S400:獲得W路基帶信號，即，所述DDC模塊分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號，該W路基帶信號為一頻率、帶寬固定的基帶信號。
[0054]步驟S500:獲得W*n路窄帶信號，即，所述W路基帶信號分別通過第一次自動增益控制處理后，將每路基帶信號分別進行η路均勻信道化處理，以獲得W*n路窄帶信號。
[0055]步驟S600:獲得W*p路信道信號，即，所述W*n路窄帶信號分別通過第二次自動增益處理后，每路窄帶信號均進行P路隨機信道化處理，以獲得w*p路信道信號。
[0056]步驟S700:信號輸出，即，所述W*p路信道信號分別通過第三次自動增益控制處理后，進行捕獲處理，將捕獲處理后的W*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。
[0057]圖3示出了所述步驟S400中所述DDC模塊分別將輸入的W路采樣信號進行正交化處理的方法流程圖。
[0058]如圖3所示，所述步驟S400中所述DDC模塊分別將輸入的W路采樣信號進行正交化處理的方法，包括如下步驟:
[0059]步驟S410:使用FPGA集成的IP核生成的第一 NC0，根據(jù)W路采樣信號的各自的相位增量參數(shù)，第一 NCO分別輸出相應的W路本振信號，各路本振信號分別與相應采樣信號相乘，得到W路正交信號1、Q。
[0060]步驟S420:將W路正交信號1、Q分別經(jīng)過低通濾波，A倍抽取，以得到頻率為f2=fl/A,帶寬為土f2/2的基帶信號，即固定基帶信號。
[0061]圖4示出了所述步驟S500中每路基帶信號分別進行η路均勻信道化處理的方法流程圖。
[0062]如圖4所示，所述步驟S500中每路基帶信號分別進行η路均勻信道化處理的方法，包括如下步驟:
[0063]步驟S510:每一路基帶信號輸入緩存，該緩存采用乒乓緩存結(jié)構(gòu)，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f3 ；
[0064]步驟S520:讀緩存數(shù)據(jù)，使用K階移位寄存器濾波引擎對基帶信號做Ι/m倍抽取、濾波處理，輸出η路頻率為f3的正交信號。
[0065]步驟S530:對所述正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的η路窄帶信號。
[0066]其中，所述步驟S520的具體實施過程包括:將K階移位寄存器設計成抽頭形式，每次移位計算一個輸出，前m個數(shù)據(jù)，數(shù)據(jù)從選擇器的上端移入，每2時鐘，從抽頭處2組Κ/η個數(shù)據(jù)(復數(shù))計算2個濾波輸出，標記為XO (數(shù)據(jù)1，χ)和Xl (數(shù)據(jù)0，x) (FFT數(shù)據(jù)標記為XO?Xm-1)，存入緩沖器。從第m+1個時鐘開始，數(shù)據(jù)從選擇器的下端移入，移位寄存器的后m級數(shù)據(jù)不移位，依次執(zhí)行16次，得到Xm?Xn-1;
[0067]K階濾波器引擎系數(shù)排列
[0068]第一組:
[0069]h(X):X=0、128、256、384、?、5504 XO
[0070]h(X):X=2、130、258、386、?、5506 X2
[0071]h(X):Xs=4、132、260、388、?、5508 X4
[0072]............[0073]h(X):X=n-2、254、382、510、?、5630 Xn-2
[0074]第二組:
[0075]h(X):X=1、129、257、385、?、5505 Xl
[0076]h(X):X=3、131、259、387、?、5507 X3
[0077]h(X):X=5、133、261、389、?、5509 X5
[0078]............[0079]h(X):X=n-l、255、383、511、?、K-1 Xn-1
[0080]圖5示出了所述步驟S600中所述每路窄帶信號分別進行P路隨機信道化處理的方法流程圖。
[0081]如圖6所示，所述步驟S600中所述每路窄帶信號分別進行P路隨機信道化處理的方法，包括如下步驟:
[0082]步驟S610:預設接收信道、相位增量參數(shù)，即，將P個信道參數(shù)和相應相位增量參數(shù)分別寫入若干對應信道號寄存器組和相位增量寄存器組。
[0083]步驟S620:各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)。[0084]步驟S630:使用FPGA集成的IP核生成第二 NC0，根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*p路復正交信號相乘，得到W*p路帶寬為X的復正交信號。
[0085]步驟S640:所述復正交信號經(jīng)過低通濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信號。其中，帶寬X表示3kHZ的帶寬。
[0086]實施例2
[0087]圖6示出了所述基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的原理框圖。
[0088]如圖6所示，一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，包括:天線，該天線通過第一低通濾波器與功分器相連，還包括AD模塊,第一、第二、第三自動增益控制模塊，DDC模塊，均勻信道化處理模塊，隨機信道化處理模塊，捕獲模塊、網(wǎng)絡接口 ；所述AD模塊適于在一采樣頻率Π下對由功分器產(chǎn)生的W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊；所述DDC模塊適于分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號；所述均勻信道化處理模塊適于將通過第一次自動增益控制模塊后的W路基帶信號分別進行η路均勻信道化處理，以獲得w*n路窄帶信號；所述隨機信道化處理模塊適于將通過第二次自動增益處理后每路窄帶信號分別進行P路隨機信道化處理，以獲得W*P路信道信號；所述W*p路信道信號分別通過第三次自動增益控制模塊后，進入捕獲模塊，將通過捕獲處理后的W*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。其中，所述DDC模塊、均勻信道化處理模塊，隨機信道化處理模塊，捕獲模塊均可以采用在FPGA芯片中實現(xiàn)。
[0089]圖7示出了所述DDC模塊的原理框圖。
[0090]如圖7所示，所述DDC模塊包括:通過FPGA集成的IP核生成的第一 NC0，即可配置NC0，該第一 NCO適于根據(jù)W路采樣信號的各自的相位增量參數(shù)，輸出W路本振信號，各路本振信號分別與相應采樣信號相乘，得到W路正交信號1、Q ;將胃路正交信號1、Q分別經(jīng)過第二低通濾波器濾波，A倍抽取，以得到頻率為f2=fl/A，帶寬為土f2/2的基帶信號。
[0091]所述DDC模塊具體的實施方式包括:實信號通過與FPGA中的NCO IP核生成的sin信號和COS信號相乘相加，進行正交化處理，變成復正交信號。然后通過FPGA中的FIR IP核生成的半帶濾波器和FIR濾波器完成濾波抽取。
[0092]圖8示出了所述均勻信道化處理模塊的原理框圖。
[0093]如圖8所示，所述均勻信道化處理模塊包括:緩存器、FFT子模塊，所述緩存器采用乒乓緩存結(jié)構(gòu)，其適于輸入W路基帶信號，S卩，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f3 ;使用K階移位寄存器引擎分別對每一路基帶信號做Ι/m倍抽取、濾波，輸出W*n路頻率為f3的正交信號；所述FFT子模塊適于對所述每η路正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的W*n路窄帶信號。
[0094]所述均勻信道化處理模塊的【具體實施方式】:所述均勻信道化處理模塊處理分為5個步驟:移位、相乘、累加(流水加法器)、FFT運算(FFT引擎)以及緩沖。移位寄存器為mi*m3級，分m3組實現(xiàn)，每組Hl1級。這個采用雙口 RAM實現(xiàn)。操作時先從輸入口一次輸入m2個數(shù)據(jù)，而每一級的RAM采用邊寫邊讀將新的數(shù)據(jù)寫入，將舊的數(shù)據(jù)讀出，送給下一組的移位寄存器。為實現(xiàn)系統(tǒng)同步，每一組的移位寄存器在完成移位后需送出一個同步信號，當m3組移位寄存器完成移位后，所有的同步信號同時有效，進行乘法運算。根據(jù)移位的結(jié)構(gòu)，可以將乘法系數(shù)進行分組，使用ROM將這些系數(shù)預存，然后依次將每組寄存器的數(shù)據(jù)讀出與ROM的系數(shù)相乘即可。這％組乘法可同時進行，實現(xiàn)并行化。為提高吞吐率，使用流水結(jié)構(gòu)，每四路進行分組加法運算，這樣三級流水可實現(xiàn)m3路數(shù)據(jù)的加法。累加依次獲得Hl1個數(shù)據(jù)，將Hi1個數(shù)據(jù)依次輸入FPGA的FFTIP核中進行運算，將所得結(jié)果存入RAM進行緩存。
[0095]圖9示出了所述隨機信道化處理模塊的原理框圖。
[0096]如圖9所示，所述隨機信道化處理模塊包括:若干對應信道號寄存器組和相位增量寄存器組，使用FPGA集成的IP核生成第二 NCO ;各信道號寄存器組和相位增量寄存器組適于分別寫入P個信道參數(shù)和相應相位增量參數(shù)，且各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)；所述第二 NCO適于根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*p路復正交信號相乘，得到W*p路帶寬為X的復正交信號；所述復正交信號經(jīng)過第三低通濾波器濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信號。
[0097]所述隨機信道化處理模塊的【具體實施方式】:所述隨機信道化處理模塊處理分為四個步驟:讀取信道數(shù)據(jù)、數(shù)字下變頻(即混頻)、濾波、緩沖。當FFT運算完成以后，就要啟動下變頻的操作。讀取信道數(shù)據(jù)是第一步，因為FFT運算數(shù)據(jù)是按照信道存儲在雙口 RAM中，所以先根據(jù)處理的需要依次取出對應信道的數(shù)據(jù)，與NCO的輸出數(shù)據(jù)做乘法運算，一共進行P次讀取操作和乘法操作，但是只需要一個復數(shù)乘法器即可。由于可能需要處理P個不同的信道，所以就需要產(chǎn)生P個本地載波，由于數(shù)字下變頻是順序的，所以本振也可以順序輸出。這里采用FPGA的NCO IP核，該模塊可以依次輸出N*2個通道的載波(復用N-1個模塊可以實現(xiàn)η信號抽取)，正好可以滿足要求，完成順序處理。濾波采用FPGA的FIR IP核可配置多通道濾波器與NCO進行無縫結(jié)合，達到順序處理的目的，最后將數(shù)據(jù)存入RAM進行緩存。
[0098]圖10示出了所述捕獲模塊的原理框圖。
[0099]所述捕獲模塊適于自動捕獲固定頻點上的特征信號，并將信號解調(diào)輸出。
[0100]如圖10所示,所述捕獲模塊包括:
[0101]抗混疊低通濾波器，其使用濾波系數(shù)D，長度為E符號的升余弦濾波器；
[0102]抽取與互相關(guān)，其將信道信號2抽1，之后每L點信道數(shù)據(jù)與本地序列做一次相關(guān)計算;
[0103]FFT與功率計算，做L點FFT運算，得到各點信道數(shù)據(jù)的信號功率；
[0104]估計信噪比與頻偏，其將每L點信號功率值的前L/2點部分搬移到其末尾，并找到功率值最大點與其周圍11個點的位置，將最大功率點與左右共3點的功率值相加計算信號功率，其余L-3點的功率值相加計算噪聲功率，兩功率值的比值記為信噪比，最大值位置與中心點位置的差值為頻偏。
[0105]門限控制，其將信噪比與檢測門限比較，超出門限的將數(shù)據(jù)輸出。
[0106]圖11示出了自動增益控制模塊的原理框圖。
[0107]所述第一、第二、第三自動增益控制模塊的結(jié)構(gòu)相同，且包括:適于對輸入的數(shù)字信號進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換模塊，與該數(shù)模轉(zhuǎn)換模塊相連的適于根據(jù)轉(zhuǎn)換的模擬輸入信號以獲得模擬輸出信號的二級放大增益電路，該模擬輸出信號接至一模數(shù)轉(zhuǎn)換模塊，以轉(zhuǎn)換為數(shù)字信號輸出，所述模擬輸出信號還接至一級放大增益電路的輸入端，該一級放大增益電路的輸出端與信號幅度檢測電路的輸入端相連以檢測信號幅度，該信號幅度檢測電路的輸出端與門限電路的輸入端相連以產(chǎn)生反饋信號，該門限電路的反饋信號分別接至所述二級放大增益電路的各級增益控制端。
[0108]圖12示出了自動增益控制模塊的二級放大增益電路的電路原理圖；
[0109]圖13示出了自動增益控制模塊中一級放大增益電路、信號幅度檢測電路、門限電路的電路原理圖，圖12和13中，為了清楚起見，數(shù)模轉(zhuǎn)換模塊和模數(shù)轉(zhuǎn)換模塊未畫出。
[0110]所述第一、第二、第三自動增益控制模塊的具體電路包括:由第一 AD603芯片構(gòu)成的二級放大增益電路，其增益放大倍數(shù)由AGCl信號控制；由第二 AD603芯片構(gòu)成的一級放大增益電路，由AD8703芯片構(gòu)成的信號幅度檢測電路，即對數(shù)放大器，其用于檢測經(jīng)3級AD603放大后的信號幅度；由LM358芯片構(gòu)成的門限電路，該門限電路也可以稱為反相器，其適于根據(jù)輸出反饋信號調(diào)整二級放大增益電路的增益放大倍數(shù)。中間抽頭與LM358的INA+端相連的可變電阻器Rb，用于控制AGC增益，設置IF信號幅度范圍，可設為Odb ;且AGCl:反饋信號；.1F信號:經(jīng)過AGC放大/縮小增益之后的信號，也為自動增益控制模塊的輸出信號。其中，所述數(shù)模轉(zhuǎn)換模塊和數(shù)模轉(zhuǎn)換模塊可以分別采用相應的D A和A D芯片來實現(xiàn)。
[0111]自動增益控制模塊的工作原理包括:輸入信號經(jīng)過2級AD603放大增益后輸出IF信號，同時IF信號被I級AD603再次放大后，用AD8703檢測信號幅度，再通過LM358反向器，當信號幅度大于Odb時，LM358輸出的AGCl信號超過門限，AD603將減小增益；當信號幅度小于Odb時，LM358輸出的AGCl信號小于門限，AD603將增大增益，最終IF信號被穩(wěn)定在 Odb。
[0112]以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，其特征在于，包括如下步驟: 步驟SlOO:對接收的天線信號進行低通濾波，得到一短波信號； 步驟S200:通過功分器對所述短波信號等分為W路帶限信號； 步驟S300:通過AD模塊在一采樣頻率Π下對W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊； 步驟S400:所述DDC模塊分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號； 步驟S500:所述W路基帶信號分別通過第一次自動增益控制處理后，將每路基帶信號分別進行η路均勻信道化處理，以獲得W*n路窄帶信號； 步驟S600:所述W*n路窄帶信號分別通過第二次自動增益處理后，每路窄帶信號均進行P路隨機信道化處理，以獲得W*p路信道信號； 步驟S700:所述W*p路信道信號分別通過第三次自動增益控制處理后，進行捕獲處理，將捕獲處理后的W*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。
2.根據(jù)權(quán)利要求1所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，其特征在于，所述步 驟S400中所述DDC模塊分別將輸入的W路采樣信號進行正交化處理的方法，包括如下步驟: 步驟S410:使用FPGA集成的IP核生成的第一 NCO，根據(jù)W路采樣信號的各自的相位增量參數(shù)，第一 NCO分別輸出相應的W路本振信號,各路本振信號分別與相應米樣信號相乘，得到W路正交信號1、Q; 步驟S420:將W路正交信號1、Q分別經(jīng)過低通濾波，A倍抽取，以得到頻率為f2=fl/A，帶寬為土f2/2的基帶信號。
3.根據(jù)權(quán)利要求2所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，其特征在于，所述步驟S500中每路基帶信號分別進行η路均勻信道化處理的方法，包括如下步驟: 步驟S510:每一路基帶信號輸入緩存，該緩存采用乒乓緩存結(jié)構(gòu)，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f3; 步驟S520:讀緩存數(shù)據(jù)，使用K階移位寄存器濾波引擎對基帶信號做Ι/m倍抽取、濾波處理，輸出η路頻率為f3的正交信號； 步驟S530:對所述正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的η路窄帶信號。
4.根據(jù)權(quán)利要求3所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機的工作方法，其特征在于，所述步驟S600中所述每路窄帶信號分別進行P路隨機信道化處理的方法，包括如下步驟: 步驟S610:預設接收信道、相位增量參數(shù)，即，將P個信道參數(shù)和相應相位增量參數(shù)分別寫入若干對應信道號寄存器組和相位增量寄存器組； 步驟S620:各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)； 步驟S630:使用FPGA集成的IP核生成第二 NC0，根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*p路復正交信號相乘，得到W*p路帶寬為X的復正交信號； 步驟S640:所述復正交信號經(jīng)過低通濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信號。
5.一種基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，包括:天線，該天線通過第一低通濾波器與功分器相連，其特征在于還包括:AD模塊,第一、第二、第三自動增益控制模塊，DDC模塊，均勻信道化處理模塊，隨機信道化處理模塊，捕獲模塊、網(wǎng)絡接口 ； 所述AD模塊適于在一采樣頻率下對由功分器產(chǎn)生的W路帶限信號分別進行采樣，并將所獲得的W路采樣信號送入DDC模塊； 所述DDC模塊適于分別將輸入的W路采樣信號進行正交化處理，以獲得W路基帶信號； 所述均勻信道化處理模塊適于將通過第一次自動增益控制模塊后的每路基帶信號分別進行η路均勻信道化處理，以獲得w*n路窄帶信號； 所述隨機信道化處理模塊適于將通過第二次自動增益處理后每路窄帶信號分別進行P路隨機信道化處理，以獲得W*p路信道信號； 所述W*p路信道信號分別通過第三次自動增益控制模塊后，進入捕獲模塊，將通過捕獲處理后的W*p路信道信號添加TCP/IP協(xié)議，并經(jīng)過千兆以太網(wǎng)輸出。
6.根據(jù)權(quán)利要求5所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，其特征在于，所述第一、第二、第三自動增益控制模塊的結(jié)構(gòu)相同，且包括:適于對輸入的數(shù)字信號進行數(shù)模轉(zhuǎn)換的數(shù)模轉(zhuǎn)換模塊，與該數(shù)模轉(zhuǎn)換模塊相連的適于根據(jù)轉(zhuǎn)換的模擬輸入信號以獲得模擬輸出信號的二級放大增益電路，該模擬輸出信號接至一模數(shù)轉(zhuǎn)換模塊，以轉(zhuǎn)換為數(shù)字信號輸出，所述模擬輸出信號還接至一級放大增益電路的輸入端，該一級放大增益電路的輸出端與信號幅度檢測電路的輸入端相連以檢測信號幅度，該信號幅度檢測電路的輸出端與門限電路的輸入端相連以產(chǎn)生反饋信號，該門限電路的反饋信號分別接至所述二級放大增益電路的各級增益控制端。
7.根據(jù)權(quán)利要求5所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，其特征在于，所述DDC模塊包括:通過FPGA集成的IP核生成的第一 NCO，該第一 NCO適于根據(jù)W路采樣信號的各自的相位增量參數(shù)，輸出W路本振信號，各路本振信號分別與相應采樣信號相乘，得到W路正交信號1、Q ;將W路正交信號1、Q分別經(jīng)過第二低通濾波器濾波，A倍抽取，以得到頻率為f2=fl/A，帶寬為土f2/2的基帶信號。
8.根據(jù)權(quán)利要求7所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，其特征在于，所述均勻信道化處理模塊包括:緩存器、FFT子模塊， 所述緩存器采用乒乓緩存結(jié)構(gòu)，其適于輸入W路基帶信號，即，設置兩組復數(shù)移位寄存器，移位寄存器的移位時鐘為f 2，m個時鐘后，輸入、輸出端同步切換，切換頻率為f 3 ;使用K階移位寄存器引擎分別對每一路基帶信號做1/m倍抽取、濾波，輸出W*n路頻率為f3的正交信號； 所述FFT子模塊適于對所述每η路正交信號做η點FFT處理，實現(xiàn)相位校正，以得到頻率為f3=f2/m、帶寬為土f2/2n的W*n路窄帶信號。
9.根據(jù)權(quán)利要求8所述的基于FPGA的大動態(tài)范圍數(shù)字信道化接收機，其特征在于，所述隨機信道化處理模塊包 括:若干對應信道號寄存器組和相位增量寄存器組，使用FPGA集成的IP核生成第二 NC0;各信道號寄存器組和相位增量寄存器組適于分別寫入P個信道參數(shù)和相應相位增量參數(shù)，且各信道號寄存器組分別根據(jù)相應相位增量寄存器組的數(shù)據(jù)更新數(shù)據(jù)； 所述第二 NCO適于根據(jù)信道號寄存器組、相位增量寄存器組數(shù)據(jù)設定第二 NCO的參數(shù)，通過第二 NCO輸出的W*p路本振信號，與W*p路復正交信號相乘，得到W*p路帶寬為X的復正交信號；所述復正交信號經(jīng)過第三低通濾波器濾波，B倍抽取，得到頻率為f4=f3/B，帶寬為X的P路信道信 號。
【文檔編號】H04B1/06GK103929387SQ201410161998
【公開日】2014年7月16日 申請日期:2014年5月8日 優(yōu)先權(quán)日:2014年5月8日
【發(fā)明者】梅冬, 黎琴, 李斌, 朱立, 夏天成 申請人:常州國光數(shù)據(jù)通信有限公司