專利名稱：集成可控線路終端的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種能與傳輸線路電連接的線路接收電路，用來接收以數(shù)字電信號形式通過傳輸線路傳輸?shù)男畔ⅰ?br> 當前，對數(shù)字邏輯電路以及電路之間的數(shù)字信號傳輸有各種設(shè)計。
早期的設(shè)計是DTL(二極管-晶體管邏輯電路)、TTL(晶體管-晶體管邏輯電路)和ECL(發(fā)射極耦合邏輯電路)，這些設(shè)計既用于各數(shù)字邏輯電路內(nèi)，也用于一些電路或電路板之間的數(shù)字信號傳輸。
為了傳輸高數(shù)據(jù)率的數(shù)字數(shù)據(jù)最好采用利用一對信號傳輸線的差動傳輸和接收數(shù)字數(shù)據(jù)的方式。DPECL(差動正發(fā)射極耦合邏輯電路)、LVDS(低壓差動信號傳輸)和GLVDS(接地低壓差動信號傳輸)都是利用差動信號傳輸?shù)睦?。采用差動信號傳輸方式，由于連接發(fā)送和接收的地線上的寄生電壓降不會對數(shù)據(jù)傳輸?shù)馁|(zhì)量產(chǎn)生不良影響，因此可以用較低的差動電壓加到信號傳輸線對上。低的差動信號傳輸電壓因而使通過低阻抗傳輸線路發(fā)送的功率保持在合理的范圍內(nèi)。
由于隨著集成規(guī)模和操作速度的迅速提高數(shù)字電路的復(fù)雜性急劇增大，因此各電路器件之間的信號連線的數(shù)目，從而各集成電路的引線數(shù)目相應(yīng)增大。這樣，印刷電路板上容納器件和器件之間和/或器件與外圍裝置之間走線的空間就非常緊張。
此外，由于不同的原因，一個復(fù)雜的系統(tǒng)通常對于不同的部分采用不同的信號傳輸方式?？紤]到當前可用的所有差動信號傳輸方式，信號傳輸電壓的范圍從稍低于0伏到高于4伏。這樣，就不能直接將一個遵從某個差動信號傳輸方式的電路的輸出端與另一個遵從不同的信號傳輸方式的電路的輸入端連接。因此，一個復(fù)雜的電路必需堅持統(tǒng)一的信號傳輸方式，要不就需采用不同信號傳輸電平之間的轉(zhuǎn)換裝置。前一種方法的缺點是缺乏進一步開發(fā)的靈活性，而后一種方法則要求提供與系統(tǒng)核心功能無關(guān)的額外空間和功率。
本發(fā)明就是為了解決上述問題而提出的。本發(fā)明的目的是使數(shù)字高速信號傳輸盡量簡單，空間和成本盡量經(jīng)濟。
這個目的是按權(quán)利要求1所述那樣達到的。本發(fā)明的一些實施例如從屬權(quán)利要求所述。
為了達到這個目的，本發(fā)明提出了一種線路接收電路，它包括一個具有與傳輸線路連接的一個非反相輸入端和一個反相輸入端的集成輸入放大電路，以及一個端接所述傳輸線路的特性阻抗的線路終端阻抗裝置，而所述輸入放大器電路和所述線路終端阻抗裝置是集成在同一個半導(dǎo)體基片上的。
按本發(fā)明構(gòu)成的集成線路接收電路不僅能執(zhí)行再生通過傳輸線路接收的信號的操作，而且由于在集成線路接收電路的芯片上有終端阻抗裝置，還為傳輸線路提供了適配終端。當然，這種含有集成的終端阻抗裝置的集成線路接收電路可以與其他用來處理接收信息的電路集成在同一個芯片上。
按本發(fā)明構(gòu)成的線路接收電路允許將傳輸線路直接接到接收通過傳輸線路傳輸?shù)臄?shù)據(jù)的集成電路的輸入引線上，而不需要再加傳輸線路的適配終端。因此，在印刷電路板上不需要留出額外空間來容納端接傳輸線路的適配器件。這樣，就能以空間和成本都非常經(jīng)濟的方式將大量信號線接至大量輸入引線。本發(fā)明利用了現(xiàn)代數(shù)字差動信號傳輸應(yīng)用較小的差動電壓(例如在0.2伏范圍內(nèi))傳輸信號的優(yōu)點，可將因此消耗功率不大的終端阻抗集成在線路接收電路的半導(dǎo)體基片上而不需要占據(jù)多少空間。線路終端阻抗裝置和輸入放大器集成在同一個芯片上還有一個優(yōu)點是，這樣能非常有效地抑制由于放大器輸入端的連線感性分量與電容串聯(lián)而可能引起的寄生諧振，從而改善了整個電路結(jié)構(gòu)的可靠性。
為了避免在采用各種不同的數(shù)字信號傳輸方案的混合系統(tǒng)中必需要有轉(zhuǎn)換不同信號傳輸電平的裝置，按照本發(fā)明的一個實施例，連接在輸入放大電路的輸入端之間的終端阻抗裝置可以保持浮動，也就是說，不需要一個預(yù)定的共模工作電壓就能在足夠大的共模電壓范圍內(nèi)，例如從稍低于地電平一直到稍高于線路接收電路的電源電壓的電平，正常工作。如果為輸入放大電路提供了相應(yīng)大的共模電壓范圍，線路接收電路就能接至任何發(fā)送器正確地進行工作，只要由發(fā)送器確定的傳輸線路上的共模電壓處于輸入放大電路和終端阻抗裝置的共模工作電壓的范圍之內(nèi)。
此外，為了適應(yīng)不同的傳輸線路特性阻抗，按本發(fā)明構(gòu)成的線路接收電路包括多個阻抗電路和至少一個可以控制成處于低阻抗的傳輸狀態(tài)或高阻抗的截止狀態(tài)的傳輸門電路，所述多個阻抗電路與所述至少一個傳輸門電路相互連接成使得所述線路終端阻抗裝置的阻抗值可以通過控制所述至少一個傳輸門電路加以控制。
本發(fā)明的線路接收電路的一個具體實施例中的線路終端阻抗裝置包括多個并聯(lián)連接在輸入放大電路的輸入端之間的各由一個阻抗和一個傳輸門組成的串聯(lián)電路。
通過適當選擇各傳輸門分別處于傳輸狀態(tài)或截止狀態(tài)就能按需要選擇總終端阻抗的相應(yīng)阻抗值。此外，如果希望不端接傳輸線路，即如果傳輸線路起著具有隔離終端的總線作用時，通過使所有傳輸門都處于高阻抗的截止狀態(tài)，就能避免本發(fā)明的線路接收電路成為一個加到傳輸線路上的負載。傳輸門和線路終端阻抗裝置可取地設(shè)計成可使線路輸入電路的輸入端按上述意義浮動。
按照本發(fā)明的另一個實施例，一個或多個所述各由傳輸門和阻抗裝置組成的串聯(lián)電路可以分別配置成由兩個阻抗裝置通過傳輸門串聯(lián)而成的電路。傳輸門的兩端可以通過附加傳輸門接到具有適當電平和適當源阻抗的電壓源上。通過將串聯(lián)電路中的傳輸門保持在截止狀態(tài)而將附加傳輸門保持在低阻抗的傳輸狀態(tài)，就能達到獨立共模端接進入的傳輸線路各端的目的，如果用來驅(qū)動傳輸線路的這種發(fā)送器希望接收端采用這種共模端接或所用的傳輸線路要求這種端接的話。
這種串聯(lián)電路的另一個實施例包括多個串聯(lián)的阻抗裝置，而每個阻抗裝置有一個傳輸門與之并聯(lián)。這樣，通過適當選擇各傳輸門分別處于傳輸狀態(tài)或截止狀態(tài)就能按需要調(diào)整這個串聯(lián)電路的總阻抗。
每個傳輸門的傳輸狀態(tài)可通過各自的控制端加以控制。如果在同一個半導(dǎo)體芯片上為多個信號通道配置了多個同樣的線路接收電路，那么相應(yīng)傳輸門的相應(yīng)控制端就可連接在一起。這些線路接收電路控制端可以接至專用的器件輸入引線，或者可用一個排除了每個線路接收電路中各傳輸門的傳輸狀態(tài)的無用或損毀性組合的邏輯電路加以驅(qū)動。
以下將結(jié)合附圖對本發(fā)明的實施例進行更為詳細的說明。在這些附圖中


圖1示出了按本發(fā)明構(gòu)成的線路接收電路的一個實施例的總體方框圖；圖2示出了線路終端阻抗裝置的第一實施例；圖3示出了本發(fā)明的線路終端阻抗裝置的第二實施例；圖4示出了本發(fā)明的線路終端阻抗裝置的第三實施例；圖5示出了本發(fā)明的線路終端阻抗裝置的第四實施例；圖6a示出了用來表示傳輸門的符號；以及圖6b示出了按本發(fā)明構(gòu)成的傳輸門的實施例的示意圖；圖1示出了本發(fā)明所提出的線路接收電路的一個實施例的總體方框圖。圖中，標號1標出的是一個具有一個非反相輸入端11和一個反相輸入端12的差動輸入放大電路。輸入端11和12兩端的電壓差由放大器1線性或非線性放大，經(jīng)放大的信號出現(xiàn)在放大器1的輸出端13上。標號2標出的是一個橫跨在放大器1的輸入端11和12兩端的線路終端阻抗裝置。導(dǎo)線31和32構(gòu)成一個傳輸線路，它由一個數(shù)據(jù)發(fā)送器(未示出)驅(qū)動，接到放大器1的輸入端11和12上。圍著輸入放大器1和線路終端阻抗裝置2的虛線框表示輸入放大電路1和線路終端阻抗裝置2集成在同一個半導(dǎo)體基片上，也就是說，輸入放大器1和線路終端阻抗裝置2是同一個集成電路上的器件。當然，在這個集成電路上除了圖1中虛線框內(nèi)所示的元件外可能還有其他器件，例如為其他信號通道配置的其他輸入放大器和線路終端裝置以及處理通過接至集成電路的各傳輸線路接收到的信息的其他電路。
圖1中的接線端VDD和VSS為輸入放大電路1的電源端。雖然在圖1中線路終端阻抗裝置2示為加有VDD和VSS的電源電壓，但線路終端阻抗裝置2與VDD和VSS的這種連接并非必需，這取決于線路終端阻抗裝置2的具體實現(xiàn)情況。
就最基本的形式而言，線路終端阻抗裝置2就是一個阻值按傳輸線路31、32的特性阻抗選定的電阻。
按照另一個基本實施例，線路終端阻抗裝置2通過為傳輸線路的每個導(dǎo)線31和32各提供一個終端阻抗保證了每個信號導(dǎo)線的共模端接。在這種情況下，各阻抗根據(jù)發(fā)送器所期望的端接方式接至VDD或VSS或接線端VT。如果每個終端阻抗都接至接線端VT，那么將一個外部電壓加到這個接線端上就能使傳輸線路導(dǎo)線31、32的共模端接到可根據(jù)所采用的發(fā)送器類型確定的任意電位。
圖2示出了線路阻抗終端裝置2的第一實施例。按照這個實施例，線路終端阻抗裝置2包括串聯(lián)在輸入放大電路1的輸入端11和12之間的第一阻抗R11、傳輸門T1和第二阻抗R12。在這個實施例中，31和32標出的是對稱傳輸線路(如雙絞線之類的傳輸線路)的導(dǎo)線，端接了串聯(lián)的R11、T1和R12。就傳輸線路的對稱性考慮，阻抗R11和R12最好具有相同的阻抗值。
C1標出的是傳輸門T1的控制端。通過將一個適當?shù)目刂齐妷杭拥娇刂贫薈1，就能使傳輸門T1處于低阻抗的傳輸狀態(tài)，即基本上呈短路那樣將R11與R12連接起來，或者使傳輸門T1處于高阻抗的截止狀態(tài)，基本上將R11與R12斷開。
因此，通過傳輸門T1，本發(fā)明的第一實施例可使實際上由串聯(lián)的R11和R12構(gòu)成的內(nèi)部終端接上或斷開。這樣，按這個實施例構(gòu)成的本發(fā)明的線路接收電路既可以配置成在專用傳輸線路上工作，也可以配置成在數(shù)據(jù)總線傳輸線路上工作。在前一種情況下，傳輸門被控制成處于低阻抗的傳輸狀態(tài)，而在后一種情況下，傳輸門被控制成處于高阻抗的截止狀態(tài)。
雖然圖2中沒有示出，但可以理解，通過在放大器1的輸入端之間并聯(lián)配置多個各由圖2所示的第一阻抗、傳輸門和第二阻抗組成的串聯(lián)電路，就能使接在輸入放大器1的輸入端11和12之間的終端阻抗與不同的傳輸線路31、32的特征阻抗匹配。在這種情況下，每個串聯(lián)電路中的傳輸門T1可以選擇一些串聯(lián)的阻抗R11、R12并聯(lián)起來，使得并聯(lián)連接的阻抗是按需要可調(diào)的。
圖3示出了按本發(fā)明構(gòu)成的線路終端阻抗裝置的第二實施例。與圖1所示的實施例類似，第二實施例也包括串聯(lián)的第一阻抗R11、傳輸門T1和第二阻抗R12，接在輸入放大器1的輸入端11和12之間。標號31和32標出的也是接至放大器1的輸入端11和12的傳輸線路的導(dǎo)線。除了圖2中所示的這些元件外，第二實施例還包括第一對傳輸門T11和T12、第二對傳輸門T13和T14、第三對傳輸門T15和T16。C11標出的是一個控制傳輸門T11和T12的傳輸狀態(tài)的控制端，C12標出的是一個控制傳輸門T13和T14的傳輸狀態(tài)的控制端，而C13標出的是一個控制傳輸門T15和T16的傳輸狀態(tài)的控制端。同一對內(nèi)的傳輸門始終處于由加到相應(yīng)控制端的信號確定的相同傳輸狀態(tài)。
第一對的第一傳輸門T11接在阻抗R12的與傳輸輸門T1連接的這端與負電源端VSS之間。第一對的第二傳輸門T12接在阻抗R11的與傳輸門T1連接的這端與負電源端VSS間。第二對傳輸門的第一傳輸門T13接在阻抗R12的與傳輸門T1連接的這端與正電源端VDD之間。第二對傳輸門的第二傳輸門T14接在阻抗R11的與傳輸門T1連接的這端與正電源端VDD之間。第三對傳輸門的第一傳輸門T15接在阻抗R11的與傳輸門T1連接的這端與加外部電壓電位的接線端VT之間。第三對的第二傳輸門T16接在阻抗R12的與傳輸門T1連接的這端與接線端VT之間。
第二實施例使線路終端阻抗裝置能配置成可端接在各種不同的傳輸線路上。根據(jù)加到控制端C1、C11、C12和C13上的各控制信號，可以將含有第二實施例那樣的線路終端阻抗裝置配置成用來端接一個對稱的傳輸線路和/或提供傳輸線路的每個導(dǎo)線31、32相對正電源電位VDD、負電源電位VSS或加在接線端VT上的任意終端電壓的共模終端。此外，這個實施例還可以配置成幾乎不對傳輸線路加載的狀態(tài)。
為了端接對稱傳輸線路，可將傳輸門T1控制成處于低阻抗的傳輸狀態(tài)，而將圖3中所示的其他傳輸門都控制成處于高阻抗的截止狀態(tài)。為了提供導(dǎo)線31、32相對正電源電位VDD的共模終端，可將傳輸門T13和T14控制成處于低阻抗的傳輸狀態(tài)，而將圖3中所示的其他傳輸門都控制成處于高阻抗的截止狀態(tài)。
如果需要提供導(dǎo)線31、32相對負電源電位VSS的共模終端，可將傳輸門T11和T12控制成處于低阻抗的傳輸狀態(tài)，而將圖3中所示的其他傳輸門都控制成處于高阻抗的截止狀態(tài)。如果需要提供導(dǎo)線31、32相對一個不同于VDD或VSS的電壓電位的共模終端，可將一個能提供適當電壓電平的電壓源接在接線端VT和例如VSS之間，將傳輸門T15和T16控制成處于低阻抗的傳輸狀態(tài)，而將其他傳輸門都控制成處于高阻抗的截止狀態(tài)。
如果需要對稱端接導(dǎo)線31、32同時又共模端接導(dǎo)線31、32，也就是說如果需要y型端接傳輸線路，可將傳輸門T1控制成處于低阻抗的傳輸狀態(tài)，同時在要求相對VDD的共模端接的情況下可將傳輸門T13和T14控制成處于低阻抗的傳輸狀態(tài)。類似，如果需要相對VT的y型端接，可將T1、T15和T16控制成處于低阻抗的傳輸狀態(tài)，而將其他傳輸門都控制成處于截止狀態(tài)。如果需要相對VSS的y型端接，可將傳輸門T1、T11和T12控制成低阻抗的傳輸狀態(tài)，而將其他傳輸門都控制成處于截止狀態(tài)。對于每種y型端接，都可配置一個附加阻抗RS1、RS2、RS3，作為共模端接電壓的源阻抗，如圖3中所示。當然，也可以在傳輸門T1處于截止狀態(tài)的情況下獲得傳輸線路31和32的y型端接。然而，這種情況與y型端接同時又將傳輸門T1控制成處于低阻抗的傳輸狀態(tài)的情況相比，傳輸門T11至T16的電流驅(qū)動能力必需強一些，因此這些傳輸門的尺寸也要大一些。
圖4示出了按本發(fā)明構(gòu)成的線路終端阻抗裝置的第三實施例。這個實施例不同于圖3所示的實施例，串接在阻抗R11和R12之間的不是單個傳輸門T1，而是兩個串聯(lián)的傳輸門T21和T22。此外，還用單個傳輸門T25代替了傳輸門對T11和T12，用單個傳輸門T23代替了傳輸門對T13和T14，以及用單個傳輸門T24代替了傳輸門對T15和T16。傳輸門T23至T25名有一個傳輸端接到T21的與T22的一個傳輸端連接的那個傳輸端上，如圖4所示。第三實施例的工作和控制情況與對第二實施例所作的說明類似。
有關(guān)第一、第二和第三實施例應(yīng)當指出的是，無論阻抗R11、R12、R21和R22還是阻抗RS1、RS2、RS3不必是在半導(dǎo)體芯片上作為獨立的器件，而可以通過將各傳輸門設(shè)計成在低阻抗的傳輸狀態(tài)分別具有相應(yīng)的所需傳輸阻抗來實現(xiàn)。在利用場效應(yīng)晶體管設(shè)計傳輸門時，所需傳輸阻抗例如可以通過適當設(shè)計溝道的幾何尺寸獲得。
如果希望線路終端阻抗裝置2不端接傳輸線路31、32，可使圖2、3或4中所示的所有傳輸門都處于高阻抗的截止狀態(tài)。為了降低加到傳輸線路31、32上的容性負載，可在放大器輸入端11與第一阻抗R11或R21之間以及還在放大器輸入端12與第二阻抗R12或R22之間配置附加傳輸門(在這些圖中均未示出)。這些附加傳輸門可以控制成在不希望端接的情況下處于高阻抗的截止狀態(tài)，而在其他情況下處于低阻抗的傳輸狀態(tài)。
圖5示出了按本發(fā)明構(gòu)成的線路終端阻抗裝置的第四實施例。按照這個實施例，配置了三個串聯(lián)的阻抗R31、R32和R33。這些阻抗分別與傳輸門T31、T32和T33并聯(lián)。為了簡明起見，圖5中沒有示出傳輸門T31至T33的控制端。這個實施例可以通過有選擇地使這些串聯(lián)的阻抗R31至R33中的某些阻抗短路來調(diào)整傳輸線路的導(dǎo)線31和32之間的終端阻抗。與前幾個實施例類似，可以在放大器輸入端11與串聯(lián)的阻抗之間以及在放大器輸入端12與串聯(lián)的阻抗之間配置附加傳輸門(未示出)，以便在需要時斷開整個線路終端阻抗裝置2。
為了能實現(xiàn)y型端接，可以對圖5的線路終端阻抗裝置加以修改，用圖3所示的線路終端阻抗電路2或圖4所示的線路終端阻抗電路代替中間的傳輸門T32。
通過將多個例如結(jié)合圖2、3、4和5說明的電路并聯(lián)在放大器1的輸入端11和12之間，就可以分別配置接在輸入放大器1的輸入端11和12之間的終端阻抗和接在各輸入端11、12和所需終端電位之間的共模終端阻抗，以與所用的傳輸線路31、32的不同特性阻抗匹配。通過適當選擇所述并聯(lián)連接得到的電路中可資用的傳輸門的傳輸狀態(tài)，可以按照需要通過有效地并聯(lián)連接適當?shù)娜舾蓚€阻抗來調(diào)整對稱終端阻抗的值和/或各共模終端阻抗的值。如果并聯(lián)連接多個按上述任何實施例構(gòu)成的電路，可以在這并聯(lián)連接的兩端串接附加傳輸門，以便在不希望或不需要端接線路31、32時通過使這些附加傳輸門處于高阻抗的截止狀態(tài)來降低加到傳輸線路31、32上的容性負載。
可以將各線路終端阻抗裝置2的控制端C1和C11、C12、C13做成含有本發(fā)明的線路接收電路的集成電路的器件輸入引線?；蛘吒扇〉氖强梢耘鋫湟粋€邏輯電路，根據(jù)這個邏輯電路的輸入端的邏輯狀態(tài)驅(qū)動控制端C1、C11、C12、C13，這樣就不會出現(xiàn)錯誤地組合各對傳輸門的傳輸門傳輸狀態(tài)的情況。采用這種方式，可以減少設(shè)置線路終端阻抗裝置2所需的器件引線數(shù)，而且也可避免由于傳輸門傳輸狀態(tài)配置錯誤而導(dǎo)致集成電路的毀壞。如果配有圖中未示出的附加傳輸門的話，這個邏輯電路也能對它們進行控制。
邏輯電路可以接收有關(guān)終端阻抗值的二進制信息和有關(guān)端接類型的二進制信息。端接類型可以包括不端接(即終端阻抗值相當高，近似為無窮大)，浮動并行(對稱)端接，相對VSS、VT或VDD的共模端接，以及相對VSS、VT或VDD的y端接。
作為通過輸入終端阻抗值和端接類型信息的外控制端來控制所述邏輯電路的一個替代方案，可以在設(shè)計和制造包含按本發(fā)明構(gòu)成的線路接收電路的集成電路時對各傳輸門的傳輸狀態(tài)進行編程。編程可以通過熔絲、激光燒制、掩膜編程等實現(xiàn)。
此外，還可以配備一個控制電路，主動地將終端阻抗調(diào)整為所需值，以補償處理偏差和/或溫度變化和/或電源波動。為此，這個主動控制電路可以包括一個外部基準電阻。
圖6a示出了用來示出本發(fā)明的傳輸門的符號。一個傳輸門包括兩個傳輸端a、b以及一個控制端c。就傳輸端a和b而言，傳輸門可以處于低阻抗的傳輸狀態(tài)或高阻抗的截止狀態(tài)，這取決于加在控制端c上的信號。圖6b示出了圖6a的傳輸門的實施例。按照這個實施例，傳輸門包括一個NMOS晶體管TR1和一個PMOS晶體管TR2,NMOS晶體管TR1和PMOS晶體管TR2的溝道并聯(lián)在傳輸門的傳輸端a和b之間，INV標出的是一個反相器，它的輸出端與PMOS晶體管TR2的柵極連接。控制端c上的控制電壓加到NMOS晶體管TR1的柵極上和反相器INV的輸入端上。
如果加到控制端c上的電壓低到或接近于電位VSS，那么只要傳輸端a的電位和傳輸端b的電位都不低于控制端c的電位減去TR1的門限電壓，NMOS晶體管TR1就處于非導(dǎo)通狀態(tài)。此外，由于反相器INV的作用，PMOS晶體管TR2的柵極處于高電位(為或接近VDD)，可以只要傳輸端a的電位和傳輸端b的電位都沒有升高到超過TR2的柵極電位加上TR2的門限電壓，晶體管TR2也將處于非導(dǎo)通狀態(tài)。因此，如果控制端c保持在低電位，那么只要傳輸端a和b不超出剛才提到的范圍，圖6b所示的電路將使傳輸端a和b之間保持在非導(dǎo)通的高阻抗狀態(tài)。
如果控制端c上的電位上升到VDD或接近VDD,NMOS晶體管TR1的柵極就接收到高電位，而由于反相器INV的作用，PMOS晶體管TR2柵極接收到低電壓。因此，只要傳輸端a、b中具有較低電位的那個傳輸端的電位比控制端c的電位低TR1的門限電壓，NMOS晶體管TR1就會導(dǎo)通，而只要傳輸端a、b上的電位中較高的那個電位比處于或接近VSS的PMOS晶體管TR2的柵極電壓高TR2的門限電壓，PMOS晶體管TR2就會處于導(dǎo)通狀態(tài)。所以，如果有一個高電位加到控制端c上，就會使圖6b的電路在傳輸端a和b之間處于低阻抗的傳輸狀態(tài)，而與傳輸端a和b的電位無關(guān)，從而使圖6b的電路適合浮動工作。
權(quán)利要求
1．一種線路接收電路，包括一個集成輸入放大電路(1)，它具有用來與一個傳輸線路(31,32)連接的一個非反相輸入端(11)和一個反相輸入端(12)；以及一個線路終端阻抗裝置(2)，用來端接所述傳輸線路(31,32)的特性阻抗，其中，所述輸入放大電路(1)和所述線路終端阻抗裝置(2)集成在同一個半導(dǎo)體基片上。
2．按權(quán)利要求1所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括多個阻抗電路(R)；以及至少一個傳輸門電路(T)，每個傳輸門電路(T)具有一對傳輸端(a,b)，并可受控成使所述傳輸端(a,b)之間處于低阻抗的傳輸狀態(tài)或高阻抗的截止狀態(tài)，其中所述多個阻抗電路(R)和所述至少一個傳輸門電路(T)相互連接成使得所述線路終端阻抗裝置的阻抗值可通過控制所述至少一個傳輸門電路加以控制。
3．按權(quán)利要求1所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個串聯(lián)一個阻抗電路(R11,R12)和一個第一傳輸門電路(T1)的電路，其中所述串聯(lián)電路接在所述輸入放大電路(1)的所述輸入端(11,12)之間。
4．按權(quán)利要求3所述的線路接收電路，其中所述串聯(lián)電路包括一個第一阻抗(R11；R21；R31)，它的一端與所述輸入放大電路(1)的一個輸入端(11)連接，而它的另一端接至所述第一傳輸門電路(T1；T2；T3)的一端；一個第二阻抗(R12；R22；R32)，它的一端與所述輸入放大電路(1)的另一個輸入端(12)連接，而它的另一端接至所述第一傳輸門電路(T1；T2；T3)的另一端。
5．按權(quán)利要求4所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個第二傳輸門電路(T12；T14)，它連接在所述第一傳輸門電路(T1)的所述一端和所述線路接收電路的一個電源端(VDD；VSS)之間；以及一個第三傳輸門電路(T13；T11)，它連接在所述第一傳輸門電路(T1)的所述另一端和所述線路接收電路的所述一個電源端(VDD；VSS)之間。
6．按權(quán)利要求4所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個第四傳輸門電路(T15)，它連接在所述第一傳輸門電路(T1)的所述一端和一個加外界終端電壓的引線端(VT)之間；以及一個第五傳輸門電路(T16)，它連接在所述第一傳輸門電路(T1)的所述另一端和所述加外界終端電壓的引線端(VT)之間。
7．按權(quán)利要求2所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個串聯(lián)一個第三阻抗(R21)、一個第六傳輸門(T21)、一個第七傳輸門(T22)和一個第四阻抗(R22)的電路；以及一個第八傳輸門(T23；T25)，它的一個傳輸端與所述第六傳輸門(T21)和所述第七傳輸門(T22)連接，而它的另一個傳輸端接至所述線路接收電路的一個電源端(VSS；VDD)。
8．按權(quán)利要求7所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個第九傳輸門(T24)，它的一個傳輸端與所述第六傳輸門(T21)和所述第七傳輸門(T22)連接，而它的另一個傳輸端接至一個加外界終端電壓的引線端(VT)。
9．按權(quán)利要求2所述的線路接收電路，其中所述線路終端阻抗裝置(2)包括一個串聯(lián)多個阻抗(R31,R32,R33)的電路；以及所述阻抗(R31,R32,R33)中至少有一個阻抗有一個傳輸門(T31,T32,T33)與之并聯(lián)。
10．按權(quán)利要求2至9中任何一個權(quán)利要求所述的線路接收電路，其中所述每個傳輸門電路(T1)包括并聯(lián)的一個N溝道MOSFET(TR1)和一個P溝道MOSFET(TR2)；以及所述N溝道MOSFET(TR1)的柵極連接成接收一個傳輸控制信號(C1)，而所述P溝道MOSFET(TR2)的柵極連接成接收經(jīng)僅相的所述傳輸控制信號。
11．按權(quán)利要求2至10中任何一個權(quán)利要求所述的線路接收電路，所述接收電路包括多個線路終端阻抗裝置(2)，它們并聯(lián)連接在所述輸入放大電路(1)的所述輸入端(11,12)之間。
全文摘要
本發(fā)明所提出的線路接收電路包括一個具有與傳輸線路(31,32)連接的非反相輸入端(11)和反相輸入端(12)的集成輸入放大電路(1)和一個端接傳輸線路(31,32)的特性阻抗的線路終端阻抗裝置(2)。輸入放大電路(1)和線路終端阻抗裝置(2)集成在同一個半導(dǎo)體基片上。線路終端阻抗裝置(2)包括多個阻抗電路,可加以控制,使得線路終端的阻抗值是可控的。
文檔編號H04L25/02GK1224556SQ97196088
公開日1999年7月28日 申請日期1997年5月7日 優(yōu)先權(quán)日1996年5月8日
發(fā)明者M·赫德貝里 申請人:艾利森電話股份有限公司