解回旋交錯器與解回旋交錯方法
【專利摘要】本發(fā)明揭露一種應用于處理多組回旋交錯數(shù)據(jù)的解回旋交錯器，該多組回旋交錯數(shù)據(jù)包含多筆回旋交錯數(shù)據(jù)，該多筆回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，經(jīng)該回旋交錯處理后每組未交錯數(shù)據(jù)中相鄰二筆數(shù)據(jù)對應一延遲深度差距，該L正整數(shù)，該解回旋交錯器包含：一輸入數(shù)據(jù)緩沖器，用來暫存該多組回旋交錯數(shù)據(jù)；一存儲器控制器，藉由將暫存于該輸入數(shù)據(jù)緩沖器的該多組回旋交錯數(shù)據(jù)存取于一存儲器以進行解回旋交錯處理，每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該筆數(shù)據(jù)所對應的一已延遲深度、該L的值與該延遲深度差距決定；以及一輸出數(shù)據(jù)緩沖器，用來暫存自該存儲器讀出的多組解回旋交錯數(shù)據(jù)。
【專利說明】
解回旋交錯器與解回旋交錯方法
技術領域
[0001]本發(fā)明是關于解交錯器與解交錯方法，尤其是關于解回旋交錯器與解回旋交錯方法?！颈尘凹夹g】
[0002]通訊傳輸技術(例如正交分頻多工(0FDM)無線傳輸技術)為了加強信號對于干擾的抵抗能力，會在傳輸端對信號施以時間交錯(Time Interleaving)處理，并在接收端對信號施以時間解交錯(Time De-1nterleaving)處理。時間交錯處理的架構示意圖如圖1 所示，該架構100包含K個交錯處理單元110,每一交錯處理單元110有n。個輸入端及n。個輸出端，分別用來依據(jù)信號取樣時鐘依序接收與輸出信號，且每個交錯處理單元110的架構如圖2所示，包含n。個路徑，用來對信號施以交錯處理。
[0003]上述交錯處理單元110可采用回旋交錯(Convolut1nal Interleaving)處理，其一實施例如圖3所示，第1個輸入端與輸出端間有n。一 1個單位的延遲((n。一 1)D);第2 個輸入端與輸出端間有有n。一 2個單位的延遲((n。一 2) D);第n。一 1個輸入端與輸出端間有1個單位的延遲(D);以及第n。個輸入端與輸出端間沒有延遲(Bypass)，其中每個單位的延遲依設計需求可以是I個信號周期或信號取樣時鐘，在此I為正整數(shù)。而在信號經(jīng)過上述回旋交錯處理的情況下，信號接收端會有一相對應的解回旋交錯處理架構來執(zhí)行解交錯，該解回旋交錯處理架構包含K個解交錯處理單元，每個解交錯處理單元同樣依信號取樣時鐘來依序接收與輸出信號，且具有與交錯處理單元110相反的延遲安排，如圖4 所示，每個解交錯處理單元410的第1個輸入端與輸出端間沒有延遲(Bypass);第1個輸入端與輸出端間有1個單位的延遲(D);第n。一 1個輸入端與輸出端間有n。一 2個單位的延遲((n。一 2)D);以及第n。個輸入端與輸出端間有n。一 1個單位的延遲((n。一 1)D)。
[0004]上述接收端各種單位的延遲可透過延遲緩沖器(Delay Buffer)來實現(xiàn)。一種目前技術是使用靜態(tài)隨機存取存儲器(SRAM)來達到延遲緩沖器的功能，盡管SRAM存取速度快，但由于相當昂貴，故不利于成本效益；另有一種目前技術是使用共享的系統(tǒng)存儲器來實現(xiàn)延遲緩沖器的功能，由于系統(tǒng)存儲器通常是同步動態(tài)隨機存取存儲器(SDRAM)，價格相對地便宜，故可節(jié)省硬件成本，然而，此技術是依數(shù)據(jù)的接收順序將數(shù)據(jù)連續(xù)地寫入SDRAM 中(較早被寫入的存儲器地址較早被覆寫)，該接收順序因傳送端的回旋交錯處理的關系而未依數(shù)據(jù)的連續(xù)性來排序，因此在解回旋交錯處理時，為還原數(shù)據(jù)的連續(xù)性，此技術經(jīng)常需從不同列(Different Rows)的存儲器地址來讀取數(shù)據(jù)，也就是說，由于SDRAM的結構與存取方式的設計所致，當各筆作為解交錯數(shù)據(jù)的數(shù)據(jù)儲存于SDRAM中不同的列地址區(qū)域時，在第一次讀取操作完成之后，需要進行一次預充電操作(precharge)以將第一次讀取操作所對應的列地址區(qū)域關閉，然后再透過一次列開啟操作(row active)將第二次讀取操作所對應的列地址區(qū)域打開，如此，在多筆數(shù)據(jù)交錯儲存于不同的列位置區(qū)域時，所額外需要的預充電操作與列開啟操作將會耗費大量存取時間，以進行不斷的列存取轉換(Row Accessing Change)上，綜言之，此技術不但需要較長的解回旋交錯處理時間，也會影響其它電路存取系統(tǒng)記憶體的存儲器帶寬。
【發(fā)明內(nèi)容】

[0005]鑒于先前技術的不足，本發(fā)明的一目的在于提供一種解回旋交錯器與解旋回交錯方法，以改善先前技術。
[0006]本發(fā)明揭露一種應用于處理多組回旋交錯數(shù)據(jù)的解回旋交錯器，該多組回旋交錯數(shù)據(jù)包含多筆回旋交錯數(shù)據(jù)，該多筆回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，經(jīng)該回旋交錯處理后每組未交錯數(shù)據(jù)中相鄰二筆數(shù)據(jù)對應一延遲深度差距，該L正整數(shù)，該解回旋交錯器的一實施例包含:一輸入數(shù)據(jù)緩沖器，用來暫存該多組回旋交錯數(shù)據(jù)；一存儲器控制器，藉由將暫存于該輸入數(shù)據(jù)緩沖器的該多組回旋交錯數(shù)據(jù)存取于一存儲器以進行解回旋交錯處理，每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該筆數(shù)據(jù)所對應的一已延遲深度、該L的值與該延遲深度差距決定；以及一輸出數(shù)據(jù)緩沖器，用來暫存自該存儲器讀出的多組解回旋交錯數(shù)據(jù)。
[0007]本發(fā)明另揭露一種應用于處理多組回旋交錯數(shù)據(jù)的解回旋交錯器，該多組回旋交錯數(shù)據(jù)包含多筆回旋交錯數(shù)據(jù)，該解回旋交錯器的一實施例包含:一輸入數(shù)據(jù)緩沖器，用來暫存該多組回旋交錯數(shù)據(jù)；一存儲器控制器，藉由將暫存于該輸入數(shù)據(jù)緩沖器的該多組回旋交錯數(shù)據(jù)存取于一存儲器以進行一解回旋交錯處理，而得到多組解回旋交錯數(shù)據(jù)，該存儲器控制器將該多筆回旋交錯數(shù)據(jù)中對應該多組解回旋交錯數(shù)據(jù)中的同一組解回旋交錯數(shù)據(jù)的多筆數(shù)據(jù)儲存于該存儲器中的多個同列記憶單位；以及一輸出數(shù)據(jù)緩沖器，用來暫存自該存儲器讀出的該多組解回旋交錯數(shù)據(jù)。
[0008]本發(fā)明亦揭露一種解回旋交錯方法，用來處理多組回旋交錯數(shù)據(jù)，該多組回旋交錯數(shù)據(jù)包含多筆回旋交錯數(shù)據(jù)，該解回旋交錯方法的一實施例包含下列步驟:將該多組回旋交錯數(shù)據(jù)存取于一存儲器以進行解回旋交錯處理，得到多組解回旋交錯數(shù)據(jù)；其中該多筆回旋交錯數(shù)據(jù)中對應該多組解回旋交錯數(shù)據(jù)中的同一組解回旋交錯數(shù)據(jù)的多筆數(shù)據(jù)儲存于該存儲器中的多個同列記憶單位。
[0009]有關本發(fā)明的特征、實作與功效，茲配合圖式作較佳實施例詳細說明如下?！靖綀D說明】
[0010]圖1為時間交錯處理的架構示意圖；
[0011]圖2為圖1的交錯處理單元的架構示意圖；
[0012]圖3為采用回旋交錯處理的交錯處理單元的架構示意圖；
[0013]圖4為采用解回旋交錯處理的解交錯處理單元的架構示意圖；
[0014]圖5為本發(fā)明的解回旋交錯器的一實施例的示意圖；
[0015]圖6a為先前技術的回旋交錯處理單元處理未交錯數(shù)據(jù)以輸出回旋交錯數(shù)據(jù)的示意圖；
[0016]圖6b為本發(fā)明的解回旋交錯器處理回旋交錯數(shù)據(jù)以輸出解回旋交錯數(shù)據(jù)的示意圖；
[0017]圖7為本發(fā)明的存儲器存取控制器將數(shù)據(jù)存于動態(tài)隨機存取存儲器的示意圖；
[0018]圖8為先前技術的存儲器存取控制器將數(shù)據(jù)存于動態(tài)隨機存取存儲器的示意圖；
[0019]圖9為本發(fā)明的存儲器存取控制的一實施例的示意圖；
[0020]圖10為先前技術的存儲器存取控制的示意圖；
[0021]圖11為本發(fā)明的解回旋交錯方法的一實施例的示意圖；以及
[0022]圖12為本發(fā)明的解回旋交錯方法的另一實施例的示意圖。
[0023]符號說明
[0024]100時間交錯處理的架構
[0025]110交錯處理單元
[0026]410解交錯處理單元
[0027]500解回旋交錯器
[0028]510輸入數(shù)據(jù)緩沖器
[0029]520存儲器存取控制器[〇〇3〇] 530動態(tài)隨機存取存儲器 [〇〇31]540輸出數(shù)據(jù)緩沖器
[0032]600旋回交錯處理單元
[0033]610?640傳輸路徑
[0034]S1110、S1120、S1210、S1220 步驟【具體實施方式】
[0035]本發(fā)明揭露了一種解回旋交錯器(Convolut1nal De-1nterleaver)與解回旋交錯方法，能夠使用動態(tài)隨機存取存儲器來進行解交錯以節(jié)省硬件成本，并能藉由適當選擇數(shù)據(jù)存取的存儲器地址來減少存儲器列存取變換的次數(shù)，從而改善效能。
[0036]圖5為本發(fā)明的解回旋交錯器的一實施例的示意圖，如圖所示，本實施例的解回旋交錯器500包含:一輸入數(shù)據(jù)緩沖器510 ;—存儲器存取控制器520用來控制一動態(tài)隨機存取存儲器530 (例如同步動態(tài)隨機存取存儲器(SDRAM))的數(shù)據(jù)存取；以及一輸出數(shù)據(jù)緩沖器540。該輸入數(shù)據(jù)緩沖器510例如是先進先出緩沖器(FIFO)或其等效裝置，用來接收并輸出多組回旋交錯數(shù)據(jù)至動態(tài)隨機存取存儲器530,以做為存儲器存取控制器520進行解交錯運算時的輸入數(shù)據(jù)緩沖，該多組回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，亦即該多組未交錯數(shù)據(jù)的一第J組數(shù)據(jù)包含連續(xù)L筆數(shù)據(jù)，該L筆數(shù)據(jù)分別對應L種不同延遲深度(或說延遲時間)，其中同一組未交錯數(shù)據(jù)內(nèi)的相鄰二筆數(shù)據(jù)所對應的一延遲深度差距為I個操作時鐘(例如數(shù)據(jù)取樣時鐘或數(shù)據(jù)信號周期等)，該L、該J與該I為正整數(shù)，且該J對應上述多組未交錯數(shù)據(jù)的分組傳輸順序 (或上述多組回旋交錯數(shù)據(jù)的分組接收順序)，其中L種延遲深度中最大者為[(L-l) XI+Q] 個操作時鐘，該Q為不小于0的整數(shù)，代表該L種延遲深度中最小者。輸出數(shù)據(jù)緩沖器540 可以是先進先出緩沖器或其等效裝置，用來接收來自動態(tài)隨機存取存儲器530的多組解回旋交錯(Convolut1nal De-1nterleaved)數(shù)據(jù)，以做為存儲器存取控制器520進行解交錯運算時的輸出數(shù)據(jù)緩沖。
[0037]舉例來說，請參閱圖6a，多組未交錯數(shù)據(jù)依傳輸順序是(A。，B。，C。，D。)、 (A〇 B1; D)、(A2, B2, C2, D2)、(A3, B3, C3, D3)、(A4, B4, C4, D4)、(A5, B5, C5, D5)、(A6, B6, C6, D6)等等，每組數(shù)據(jù)包含4(即L)筆數(shù)據(jù)，其中下標代表數(shù)據(jù)組號(即J)，A、B、C、D分別對應3、2、1、0個單位的延遲深度的不同筆數(shù)據(jù)與不同傳輸路徑，每個單位的延遲深度例如是1個操作時鐘，且同一組未交錯數(shù)據(jù)內(nèi)的相鄰2筆數(shù)據(jù)(例如所對應的延遲深度差距為1(即I)個操作時鐘，該些未交錯數(shù)據(jù)經(jīng)一回旋交錯處理單元600 (包含3、2、1、0個單位等四種延遲深度(3D、2D、1D、Bypass)的四條傳輸路徑610、620、630、640)處理后，依序變成多組回旋交錯數(shù)據(jù)(X，X，X，D。)(X是指接收順序更早的數(shù)據(jù))、(X，XJmDi)、 (X，B。，Q，D2)、(A。，C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)等等，亦即輸入數(shù)據(jù)緩沖器510所接收到的回旋交錯數(shù)據(jù)，其進一步被輸入至動態(tài)隨機存取存儲器530以進行解交錯運算。
[0038]承上述，為還原數(shù)據(jù)的連續(xù)性(亦即將回旋交錯數(shù)據(jù)還原成未交錯(解交錯)數(shù)據(jù))，存儲器存取控制器520會因應回旋交錯處理單元600 (或其等效單元)所對應的3、 2、1、0個單位等四種延遲深度來執(zhí)行解交錯，請參閱圖6b，其為本發(fā)明的解回旋交錯器500 處理回旋交錯數(shù)據(jù)以輸出解回旋交錯數(shù)據(jù)的示意圖，其中歷經(jīng)3個單位延遲深度的回旋交錯數(shù)據(jù)是直接輸出(Bypassed)(即無延遲輸出，前提是最小延遲深度Q為0,若Q不為0,所有回旋交錯數(shù)據(jù)均會延遲輸出)，其它回旋交錯數(shù)據(jù)則延遲輸出(Non-bypassed)，此時存儲器存取控制器520會決定延遲輸出的回旋交錯數(shù)據(jù)于動態(tài)隨機存取存儲器530中的存儲器地址，每筆被儲存的回旋交錯數(shù)據(jù)的存儲器地址與該筆數(shù)據(jù)所對應的已延遲深度(本例中為3、2或1個單位的延遲深度)、前述L(每組數(shù)據(jù)筆數(shù)或說延遲深度態(tài)樣總數(shù))的值 (本例中為4)、前述J (未交錯數(shù)據(jù)的數(shù)據(jù)組號)的值(本例中以該筆數(shù)據(jù)的下標來表示) 以及前述1(延遲深度差距)的值(本例中為1)相關。更詳細地說，如圖5?6b所示，在傳送端回旋交錯處理單元600所輸出的多組回旋交錯數(shù)據(jù)(X，X，X，D。)、(X，XJmDi)、 (X，B。，Q，D2)、(A。，Bn C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)等等于接收端依序被輸入解回旋交錯器500,并被存儲器存取控制器520所存取，每組數(shù)據(jù)的第1筆(在本例中，即為圖6b中的X、X、X的部分，對應在接收端為最小延遲深度為0個單位的部分，對應在傳送端為最大已延遲深度的部分)被直接輸出至輸出數(shù)據(jù)緩沖器540,其余數(shù)據(jù)可依序被存取于動態(tài)隨機存取存儲器530的(L-l) X (L-1)個數(shù)據(jù)儲存單位中(或者 LXL個數(shù)據(jù)儲存單位中的(L-l)X(L-l)個單位中，每個單位可儲存一筆回旋交錯數(shù)據(jù)，其中減數(shù)1代表同組交錯數(shù)據(jù)中直接輸出而無需儲存單位的數(shù)據(jù)，在本例中為(L-l) X (L-1) =3X3) 〇
[0039]請參考圖7,于第一時間單位(例如是一段時間或包含多個時間點)T1時，3X3個數(shù)據(jù)儲存單位中的第一行(column)數(shù)據(jù)(口，□，口)( □是指儲存順序更早的數(shù)據(jù))被讀出后，與輸入數(shù)據(jù)中的第一組交錯數(shù)據(jù)中的第一筆數(shù)據(jù)“X”對齊，共同做為第一組解回旋數(shù)據(jù)(X，□，口，口)以輸出；輸入數(shù)據(jù)中的第一組交錯數(shù)據(jù)的其它筆數(shù)據(jù)(X，X，D。) 被寫入，且對應第B、C、及D筆數(shù)據(jù)所預定的儲存位置的排數(shù)。
[0040]于第二時間單位T2時，3X3個數(shù)據(jù)儲存單位中的第二行數(shù)據(jù)(X，□，口)被讀出后，與輸入數(shù)據(jù)中的第二組交錯數(shù)據(jù)中的第一筆數(shù)據(jù)“ X ”對齊，共同做為第二組解回旋交錯數(shù)據(jù)(X，X，□，口)以輸出；輸入數(shù)據(jù)中的第二組交錯數(shù)據(jù)的其它筆數(shù)據(jù)(XJmDi) 被寫入，且對應第B、C、及D筆數(shù)據(jù)所預定的儲存位置的排數(shù)。
[0041]于第三時間單位T3時，3X3個數(shù)據(jù)儲存單位中的第三行數(shù)據(jù)(X，X □)被讀出后，與輸入數(shù)據(jù)中的第三組交錯數(shù)據(jù)中的第一筆數(shù)據(jù)“ X ”對齊，共同做為第三組解回旋交錯數(shù)據(jù)(X，X，X，□)以輸出；輸入數(shù)據(jù)中的第三組交錯數(shù)據(jù)的其它筆數(shù)據(jù)(BmCDDj被寫入，且對應第B、C、及D筆數(shù)據(jù)所預定的儲存位置的排數(shù)。
[0042]于第四時間單位T4時，3X3個數(shù)據(jù)儲存單位中的第一行數(shù)據(jù)出。，(:。，0。)被讀出后，與輸入數(shù)據(jù)中的第四組交錯數(shù)據(jù)中的第一筆數(shù)據(jù)“A?！睂R，共同做為第四組解回旋交錯數(shù)據(jù)以輸出；輸入數(shù)據(jù)中的第四組交錯數(shù)據(jù)的其它筆數(shù)據(jù)被寫入，且對應第B、C、及D筆數(shù)據(jù)所預定的儲存排數(shù)。其余第五至第七時間單位T5?T7及其后的時間單位的存取可依上述說明類推。
[0043] 承上述，對應3個已延遲深度的數(shù)據(jù)&會被直接輸出，對應2個已延遲深度的數(shù)據(jù) Bj的儲存地址位于3X3個數(shù)據(jù)儲存單位中的第1排第{[J mod(L-l)] XI+1}個位置(mod 代表取余運算)，對應1個已延遲深度的數(shù)據(jù)(^的儲存地址位于3 X 3個數(shù)據(jù)儲存單位中的第2排第{[J mod (L-1)]X 1+1}個位置，對應0個已延遲深度的數(shù)據(jù)h的儲存地址是位于 3X3個數(shù)據(jù)儲存單位中的第3排第{[J mod (L-1)]XI+1}個位置，其中每筆數(shù)據(jù)所處的排數(shù)是最大延遲深度的數(shù)值(本例中為3)減去該筆數(shù)據(jù)的已延遲深度的數(shù)值，根據(jù)上述，本實施例令每個存取地址的數(shù)據(jù)在被覆寫前就已被讀出，并且透過交錯的讀出地址、寫入地址及額外預留的儲存單位以模擬延遲緩沖元件的行為并使讀取地址對齊于同列存取的地址。請注意，上述用語“行”、“排”、“位置”等描述用語是用來表示存取地址間的相對關系， 非限定于存儲器530的實體電路關系。
[0044] 請注意，前述存儲器存取控制器520在儲存一第一回旋交錯數(shù)據(jù)(例如圖7的數(shù)據(jù)(:2)之前，讀出一第二回旋交錯數(shù)據(jù)(例如圖7的數(shù)據(jù)C。)，該第一與第二回旋交錯數(shù)據(jù)屬于該多筆回旋交錯數(shù)據(jù)的延遲輸出的數(shù)據(jù)、對應同樣的已延遲深度以及分別儲存于該動態(tài)隨機存取存儲器530中的不同地址(如圖7所示)，且該存儲器存取控制器520在讀出該第二回旋交錯數(shù)據(jù)之后與寫入該第一回旋交錯數(shù)據(jù)之前，所讀出的n筆該回旋交錯數(shù)據(jù)(例如圖7的數(shù)據(jù)D。，此時第一與第二回旋交錯數(shù)據(jù)為C2、C。)所對應的已延遲深度與該第一與第二回旋交錯數(shù)據(jù)所對應的已延遲深度不同，該n為不小于零的整數(shù)。
[0045]為便于了解本發(fā)明與先前技術的差異，圖8繪示了先前技術中的存儲器存取方式，與圖7相同的多組回旋交錯數(shù)據(jù)(X，X，X，D。)、(X，XAA)、(XJ^C^DJ、 (A。，Bi，C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)中的 &數(shù)據(jù)會被直接輸出而其余數(shù)據(jù)會依存儲器地址的連續(xù)性被存取，簡言之，根據(jù)已知技術的實施方式，每個存取地址的數(shù)據(jù)在同一個時間單位(例如圖8的時間單位T1?T7的任一)時，已知技術會對同一存取位置進行先讀后寫的操作，藉以模擬延遲緩沖元件的行為；因此根據(jù)已知技術的實施方式， 所有的讀取地址隨著寫入地址一起轉換行與排的位置。由于此部分屬于已知技藝，詳細說明在此予以節(jié)略。
[0046] 在實際應用上，每組回旋交錯/解回旋交錯數(shù)據(jù)(或說第J組回旋交錯/解回旋交錯數(shù)據(jù))的筆數(shù)通常大于前述例子的筆數(shù)，舉圖9為例，當每組數(shù)據(jù)的筆數(shù)為32(即L =32)，最小與最大延遲深度分別為0與31個單位的延遲，連續(xù)二筆數(shù)據(jù)的延遲深度差距為1個單位的延遲(即I = 1)，依據(jù)本發(fā)明用來儲存數(shù)據(jù)的SDRAM的數(shù)據(jù)儲存單位可為 (L-l)X(L-l) = 31X31單位(或說LXL = 32X32單位中的31X31個單位)，在上述設定下，本發(fā)明在寫入第J組(L-1) = 31筆回旋交錯數(shù)據(jù)(于圖9中標記為w)前，會直接輸出(Bypass) 1筆第J組回旋交錯數(shù)據(jù)中的一筆(于圖9中標記為b，其同時也屬于第J組解回旋交錯數(shù)據(jù))以及讀出(L-l) = 31筆回旋交錯數(shù)據(jù)(于圖9中標記為r)，藉此將該 32筆數(shù)據(jù)做為一組解回旋數(shù)據(jù)來輸出，若本例中SDRAM的同列存取(Same Row Accessing) 最大深度等于L = 32(亦即有32筆數(shù)據(jù)可于同一列進行存取，無需進行列存取轉換(Row Access Change))，且同一列的32筆數(shù)據(jù)系容納于一同列存取記憶單位(簡稱為Tile，包含 4 X 8 = 32個數(shù)據(jù)儲存單位)中，貝1J圖9需要4 X 8個Tile (如圖9的粗框線所界定的Tile 11、Tile 12、…、Tile 83、Tile 84)來進行數(shù)據(jù)存取，此時輸出第J組解回旋交錯數(shù)據(jù)所需的列存取轉換次數(shù)為4(即包含r的Tiles 11、12、13及14的數(shù)目)，另外，寫入(L-1)= 31筆回旋交錯數(shù)據(jù)以做為后續(xù)被讀出的其他不同組的(L-1)筆解回旋交錯數(shù)據(jù)的列存取轉換次數(shù)為9(即包含w的Tiles 11、21、32、42、53、63、74、84及14的數(shù)目)，因此本發(fā)明在產(chǎn)生第J組解回旋交錯數(shù)據(jù)的存取操作中，總列存取轉換次數(shù)為4+9= 13次。上述每個同列存取記憶單位儲存第J組解回旋交錯數(shù)據(jù)所對應的回旋交錯數(shù)據(jù)的一部分，且每該部分的回旋交錯數(shù)據(jù)的傳輸順序是相連續(xù)的。
[0047]請注意，上例中，LXL = 32X32個數(shù)據(jù)儲存單位構成M(4X8 = 32)個Tile，且每個Tile可儲存(LXL/M) = 32X32/32 = 32筆回旋交錯數(shù)據(jù)，其中N= 32/8 = 4個Tile 被存儲器存取控制器(例如圖5的控制器520)用來讀取第J組(L-1) = 31筆回旋交錯數(shù)據(jù)，且在該31筆數(shù)據(jù)被讀取前，該些數(shù)據(jù)中的[(L/N)-l] = [(32/4)-1] =7筆儲存于一同列存取記憶單位中(如圖9的Tile 11)，另外(N-1)L/N = (4-1)32/4 = 24筆平均儲存于 (N-1) =3個同列存取記憶單位中(如圖9的Tiles 12、13、及14)。另請注意，請繼續(xù)參閱圖9,按數(shù)據(jù)的閱讀順序而言，上述第J組L = 32筆解回旋交錯數(shù)據(jù)的第1筆被直接輸出，其余(L-1) = 31筆數(shù)據(jù)的第k筆數(shù)據(jù)是從第(\，yj個Tile中被讀出，其中k為1到(L-1) 整數(shù)的其中之一，&代表數(shù)據(jù)讀取時Tile的橫向位置(亦即xwS 1到L/Tc(本例中L/Tc =32/4 = 8)整數(shù)的其中之一)，I代表數(shù)據(jù)讀取時Tile的縱向位置(亦即y i到L/ TR(本例中L/TR=32/8 = 4)整數(shù)的其中之一)，更精確地說，xr= int{{[J mod(L-l)] XI}/ Tc}+1，int (k/T R)+1，int是指取整數(shù)運算；另外，按數(shù)據(jù)的接收順序而言，上述第J組L =32筆回旋交錯數(shù)據(jù)的第1筆(同時也是第J組解回旋交錯數(shù)據(jù)的第1筆)被直接輸出， 其余(L-1) = 31筆數(shù)據(jù)的第k筆數(shù)據(jù)是儲存于第(xw，yw)個Tile中，其中xw代表數(shù)據(jù)寫入時Tile的橫向位置(亦即\為1到L/T c= 32/4 = 8整數(shù)的其中之一)，y w代表數(shù)據(jù)寫入時Tile的縱向位置(亦即7?為1到L/T R= 32/8 = 4整數(shù)的其中之一)，更精確地說， xw= int{[k+{[J mod(L-l)]XI}]/Tc}+l，yw= int(k/TR)+l。需注意的是，上述 J、L、k、1、 TR、1等參數(shù)的數(shù)值范例以及Tile的劃分及起始點等是供了解本發(fā)明之用，本領域人士可依其需求決定該些參數(shù)的值及Tile的安排規(guī)劃。
[0048]承上述，在同樣的每組數(shù)據(jù)的筆數(shù)、延遲深度與延遲深度差距的設定下，先前技術的存取情形如圖10所示，由圖可知，先前技術利用16個Tile (大小同為32個數(shù)據(jù)儲存單位，形狀僅為示意)來進行存取，輸出第J組解回旋交錯數(shù)據(jù)所需的列存取轉換次數(shù)為 15 (即包含r的Tile數(shù)目)，寫入回旋交錯數(shù)據(jù)以做為后續(xù)被讀出的其他不同組解回旋交錯數(shù)據(jù)的列存取轉換次數(shù)同為15 (即包含w的Tile數(shù)目)，因此先前技術在產(chǎn)生第J組解回旋交錯數(shù)據(jù)的存取操作中，總列存取轉換次數(shù)為15+15 = 30次，遠高于本發(fā)明的13次， 此意味著本發(fā)明的存取效能遠優(yōu)于先前技術。由于圖10所示的數(shù)據(jù)存取方式系屬習知，其細節(jié)在此予以省略。
[0049]除上述裝置發(fā)明外，本發(fā)明亦揭露一種解回旋交錯方法，藉由一動態(tài)隨機存取存儲器的M個同列存取記憶單位來處理多組回旋交錯數(shù)據(jù)，該多組回旋交錯數(shù)據(jù)同樣是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，該多組未交錯數(shù)據(jù)的第J組包含連續(xù)L筆數(shù)據(jù)，該第J組L筆數(shù)據(jù)分別對應L種不同延遲深度，該L與 J為正整數(shù)，且J的數(shù)值大小對應該多組未交錯數(shù)據(jù)的分組傳輸順序，在上述設定下，本方法的一實施例如圖11所示，包含下列步驟:
[0050]步驟S1110:將該多組回旋交錯數(shù)據(jù)的延遲接收的數(shù)據(jù)寫入一動態(tài)隨機存取存儲器的M個同列存取記憶單位中，其中連續(xù)二筆被寫入的該回旋交錯數(shù)據(jù)的存儲器地址不連續(xù)，該多組回旋交錯數(shù)據(jù)的L筆回旋交錯數(shù)據(jù)中的(L-1)筆被寫入于該M個同列存取記憶單位中的Nw個同列存取記憶單位中，該M為大于1的整數(shù)，且該Nw為不大于該M的正整數(shù)。 本例中，上述(L-1)筆回旋交錯數(shù)據(jù)分散儲存于Nw個同列存取記憶單位中，其中每個同列存取記憶單元所儲存的第J組回旋交錯數(shù)據(jù)筆數(shù)不大于[int ((L-1) /Nw) +1]，int代表取整數(shù)；另外，連續(xù)二筆回旋交錯數(shù)據(jù)所對應的一延遲深度差距為I個操作時鐘，且每筆回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該L、J、I的值來決定。
[0051]步驟S1120:輸出該L筆回旋交錯數(shù)據(jù)中的一筆以做為一組解回旋交錯數(shù)據(jù)中的一筆，以及透過至多Nr次列存取轉換來讀取Nr個同列存取記憶單位中的(L-1)筆該回旋交錯數(shù)據(jù)以做為該組解回旋交錯數(shù)據(jù)中的(L-1)筆，其中該Nr個同列存取記憶單位包含于該M個同列存取記憶單位中，該Nr為不大于該M的正整數(shù)。本例中，Nw大于Nr。
[0052]本發(fā)明的解回旋交錯方法的另一實施例如圖12所示，藉由一動態(tài)隨機存取存儲器的M個同列存取記憶單位來處理多組回旋交錯數(shù)據(jù)，該多組回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，該多組回旋交錯數(shù)據(jù)對應L種不同延遲深度，該L為正整數(shù)，在上述前提下，本實施例包含下列步驟:
[0053]步驟S1210:將上述多組回旋交錯數(shù)據(jù)的延遲接收的數(shù)據(jù)寫入一動態(tài)隨機存取存儲器的M個同列存取記憶單位中，其中連續(xù)二筆被寫入的該回旋交錯數(shù)據(jù)的存儲器地址不連續(xù)，該M為大于1的整數(shù)。本例中，連續(xù)二筆回旋交錯數(shù)據(jù)所對應的延遲深度差距為I個操作時鐘，該多組未交錯數(shù)據(jù)的分組傳輸順序為J (或說每組/每筆回旋交錯數(shù)據(jù)對應一分組接收順序J)，且每筆回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該L、J、I的值來決定，其中I與 J為正整數(shù)。
[0054]步驟S1220:透過至多Nr次列存取轉換來讀取該M個同列存取記憶單位所儲存的 (L-1)筆回旋交錯數(shù)據(jù)以做為一組解回旋交錯數(shù)據(jù)中的(L-1)筆數(shù)據(jù)，該Nr為不大于M的正整數(shù)。上述(L-1)筆數(shù)據(jù)中，有[(L/Nr)-1]筆數(shù)據(jù)儲存于一同列存取記憶單位中，其它 (Nr-1)L/Nr筆數(shù)據(jù)平均儲存于(Nr-1)個同列存取記憶單位中。
[0055]綜上所述，本發(fā)明的解回旋交錯器與方法能夠使用動態(tài)隨機存取存儲器來進行解交錯以節(jié)省成本，并能藉由適當決定數(shù)據(jù)存取的存儲器地址來減少存儲器列存取變換的次數(shù)，從而提尚效能。
[0056]雖然本發(fā)明的實施例如上所述，然而該些實施例并非用來限定本發(fā)明，本領域技術人員可依據(jù)本發(fā)明的明示或隱含的內(nèi)容對本發(fā)明的技術特征施以變化，凡此種種變化均可能屬于本發(fā)明所尋求的專利保護范疇，換言之，本發(fā)明的專利保護范圍須視本說明書的權利要求所界定者為準。
【主權項】
1.一種應用于處理多組回旋交錯數(shù)據(jù)的解回旋交錯器，該多組回旋交錯數(shù)據(jù)包含多筆 回旋交錯數(shù)據(jù)，該多筆回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成， 每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，經(jīng)該回旋交錯處理后每組未交錯數(shù)據(jù)中相鄰二筆數(shù)據(jù)對應 一延遲深度差距，該L正整數(shù)，該解回旋交錯器包含:一輸入數(shù)據(jù)緩沖器，用來暫存該多組回旋交錯數(shù)據(jù)；一存儲器控制器，藉由將暫存于該輸入數(shù)據(jù)緩沖器的該多組回旋交錯數(shù)據(jù)存取于一存 儲器以進行解回旋交錯處理，每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該筆數(shù)據(jù) 所對應的一已延遲深度、該L的值與該延遲深度差距決定；以及一輸出數(shù)據(jù)緩沖器，用來暫存自該存儲器讀出的多組解回旋交錯數(shù)據(jù)。2.如權利要求1項所述的解回旋交錯器，其特征在于，每組未交錯數(shù)據(jù)對應一分組傳 輸順序J，且每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地址更依據(jù)該J值決定。3.如權利要求1項所述的解回旋交錯器，其特征在于，延遲深度差距為I個操作時鐘， 該I為正整數(shù)，該回旋交錯數(shù)據(jù)延遲深度中最大者為[(L-l) X I+Q]個操作時鐘，該Q為不 小于〇的整數(shù)，代表延遲深度中最小者。4.如權利要求1項所述的解回旋交錯器，其特征在于，該存儲器控制器利用該存儲器 中至少(L-l)X(L-l)個數(shù)據(jù)儲存單位來存取該多組回旋交錯數(shù)據(jù)，每個數(shù)據(jù)儲存單位可 儲存一筆該回旋交錯數(shù)據(jù)。5.如權利要求4項所述的解回旋交錯器，其特征在于，該LXL個數(shù)據(jù)儲存單位構成M 個同列記憶單位，且每該同列記憶單位可儲存(LXL/M)筆該回旋交錯數(shù)據(jù)，該M為大于1 的正整數(shù)。6.如權利要求5項所述的解回旋交錯器，其特征在于，該存儲器控制器利用N個該同列 記憶單位來讀取(L-1)筆該回旋交錯數(shù)據(jù)以做為該多組解回旋交錯數(shù)據(jù)的一組的(L-1)筆 數(shù)據(jù)，且該(L-1)筆回旋交錯數(shù)據(jù)中，有[(L/N)-l]筆該回旋交錯數(shù)據(jù)儲存于該N個同列記 憶單位的一者，另有(N-1)L/N筆該回旋交錯數(shù)據(jù)儲存于該N個同列取存記憶單位的(N-1) 個同列記憶單位里，該N為不大于該M的正整數(shù)。7.如權利要求1項所述的解回旋交錯器，其特征在于，該存儲器控制器利用該存儲器 中的N個同列記憶單位來讀取(L-1)筆該回旋交錯數(shù)據(jù)以做為該多組解回旋交錯數(shù)據(jù)的一 組的(L-1)筆數(shù)據(jù)，且該(L-1)筆回旋交錯數(shù)據(jù)中，有[(L/N)-l]筆回旋交錯數(shù)據(jù)儲存于 該N個同列記憶單位的一者，另有(N-1) L/N筆回旋交錯數(shù)據(jù)儲存于N個該同列記憶單位的 (N-1)個同列記憶單位里，該N為正整數(shù)。8.—種應用于處理多組回旋交錯數(shù)據(jù)的解回旋交錯器，該多組回旋交錯數(shù)據(jù)包含多筆 回旋交錯數(shù)據(jù)，該解回旋交錯器包含:一輸入數(shù)據(jù)緩沖器，用來暫存該多組回旋交錯數(shù)據(jù)；一存儲器控制器，藉由將暫存于該輸入數(shù)據(jù)緩沖器的該多組回旋交錯數(shù)據(jù)存取于一存 儲器以進行一解回旋交錯處理，而得到多組解回旋交錯數(shù)據(jù)，該存儲器控制器將該多筆回 旋交錯數(shù)據(jù)中對應該多組解回旋交錯數(shù)據(jù)中的同一組解回旋交錯數(shù)據(jù)的多筆數(shù)據(jù)儲存于 該存儲器中的多個同列記憶單位；以及一輸出數(shù)據(jù)緩沖器，用來暫存自該存儲器讀出的該多組解回旋交錯數(shù)據(jù)。9.如權利要求8項所述的解回旋交錯器，其特征在于，該多筆回旋交錯數(shù)據(jù)是藉由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，經(jīng)該回旋交錯 處理后每組未交錯數(shù)據(jù)中相鄰二筆數(shù)據(jù)對應一延遲深度差距，該延遲深度差距為I個操作 時鐘，該L及該I為正整數(shù)，該多筆回旋交錯數(shù)據(jù)中延遲深度最大者為[(L-l) X I+Q]個操 作時鐘，該Q為不小于〇的整數(shù)，代表該延遲深度中最小者。10.如權利要求8項所述的解回旋交錯器，其特征在于，該存儲器控制器利用該存儲器 中的至少(L-l)X(L-l)個數(shù)據(jù)儲存單位來存取該多組回旋交錯數(shù)據(jù)，每個數(shù)據(jù)儲存單位 可儲存一筆該回旋交錯數(shù)據(jù)。11.如權利要求8項所述的解回旋交錯器，其特征在于，該多組未交錯數(shù)據(jù)的分組傳輸 順序為J，每筆該回旋交錯數(shù)據(jù)的存儲器地址是依據(jù)該筆數(shù)據(jù)所對應的一已延遲深度、該L 的值、該延遲深度差距與該J的值決定。12.—種解回旋交錯方法，用來處理多組回旋交錯數(shù)據(jù)，該多組回旋交錯數(shù)據(jù)包含多筆 回旋交錯數(shù)據(jù)，該解回旋交錯方法包含下列步驟:將該多組回旋交錯數(shù)據(jù)存取于一存儲器以進行解回旋交錯處理，得到多組解回旋交錯 數(shù)據(jù)；其中該多筆回旋交錯數(shù)據(jù)中對應該多組解回旋交錯數(shù)據(jù)中的同一組解回旋交錯數(shù)據(jù) 的多筆數(shù)據(jù)儲存于該存儲器中的多個同列記憶單位。13.如權利要求12項所述的解回旋交錯方法，其特征在于，該多組解回旋交錯數(shù)據(jù)中 每組解回旋交錯數(shù)據(jù)對應該多筆回旋交錯數(shù)據(jù)中的L筆回旋交錯數(shù)據(jù)，而該L筆回旋交錯 數(shù)據(jù)中的(L-1)筆回旋交錯數(shù)據(jù)儲存于該存儲器中的N個同列記憶單位，且該(L-1)筆回 旋交錯數(shù)據(jù)中的[(L/N)-l]筆該回旋交錯數(shù)據(jù)儲存于該N個同列記憶單位的一者，該(L-1) 筆回旋交錯數(shù)據(jù)中其余的部分分散儲存于該N個同列取存記憶單位的(N-1)個同列記憶單 位，該L與N為正整數(shù)。14.如權利要求12項所述的解回旋交錯方法，其特征在于，該多筆回旋交錯數(shù)據(jù)是藉 由對多組未交錯數(shù)據(jù)施以一回旋交錯處理而成，每組未交錯數(shù)據(jù)包含L筆數(shù)據(jù)，經(jīng)該回旋 交錯處理后每組未交錯數(shù)據(jù)中相鄰二筆數(shù)據(jù)對應一延遲深度差距，該延遲深度差距為I個 操作時鐘，該L及該I為正整數(shù)，該多筆回旋交錯數(shù)據(jù)中延遲深度最大者為[(L-1) X I+Q] 個操作時鐘，該Q為不小于0的整數(shù)且代表該延遲深度中最小者。15.如權利要求14項所述的解回旋交錯方法，其特征在于，將該多組回旋交錯數(shù)據(jù)存 取于該存儲器以進行解回旋交錯處理的步驟中，每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地 址依據(jù)該筆數(shù)據(jù)所對應的一已延遲深度、該L的值與該I的值決定。16.如權利要求15項所述的解回旋交錯方法，其特征在于，每組未交錯數(shù)據(jù)對應一分 組傳輸順序J，且每筆被儲存的該回旋交錯數(shù)據(jù)的存儲器地址更依據(jù)該筆數(shù)據(jù)所對應的該 J的值決定。17.如權利要求12項所述的解回旋交錯方法，其特征在于，該多組解回旋交錯數(shù)據(jù) 中每組解回旋交錯數(shù)據(jù)對應該多組回旋交錯數(shù)據(jù)中的L筆回旋交錯數(shù)據(jù)，而將該多組回 旋交錯數(shù)據(jù)存取于該存儲器以進行解回旋交錯處理的步驟中，利用該存儲器中的至少 (L-1) X (L-1)個數(shù)據(jù)儲存單位。18.如權利要求12項所述的解回旋交錯方法，其特征在于，該多組解回旋交錯數(shù)據(jù)中 每組解回旋交錯數(shù)據(jù)對應該多組回旋交錯數(shù)據(jù)中的L筆回旋交錯數(shù)據(jù)，而將該多組回旋交錯數(shù)據(jù)存取于該存儲器以進行解回旋交錯處理的步驟中，利用該存儲器中的M個同列記憶 單位來儲存，且該M個同列記憶單位由LX L個數(shù)據(jù)儲存單位所構成。
【文檔編號】H04L27/26GK105991505SQ201510088389
【公開日】2016年10月5日
【申請日】2015年2月26日
【發(fā)明人】王俊杰
【申請人】晨星半導體股份有限公司