技術(shù)編號(hào)：7539467
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種基于N阱電位切換技術(shù)、可以連接大阻值上拉電阻且 徹底消除N阱電位切換時(shí)PMOS閾值電壓限制的3/5V兼容輸入輸出的電 路，屬于微電子技術(shù)。技術(shù)背景在集成電路的應(yīng)用領(lǐng)域里， 一個(gè)工作在一定低電壓下的芯片經(jīng)常需要 和一個(gè)工作在相對(duì)高電壓的芯片相連接，例如一個(gè)工作在3.3V電壓下的 CPU需要和一個(gè)工作在5.0V電壓下的外圍電路相連，3.3V的CPU產(chǎn)生 的高電平信號(hào)為3.3V，而5.0V外圍設(shè)備產(chǎn)生的高電平信號(hào)為5.0V，為了 實(shí)現(xiàn)線與(線或)信...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。