技術(shù)編號(hào)：8284292
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。隨著對(duì)芯片性能的需要不斷增加，片內(nèi)時(shí)鐘分配質(zhì)量和時(shí)鐘延遲變得越來越重要，對(duì)抑制時(shí)鐘偏移和抖動(dòng)的要求越來越高。然而，不論這些抖動(dòng)來自內(nèi)部還是襯底或電源噪聲，時(shí)鐘頻率和電路集成度的增加使得減小時(shí)鐘的偏移和抖動(dòng)變得更加困難。傳統(tǒng)的時(shí)鐘樹無法保持片內(nèi)高速時(shí)鐘的精確同步。在微處理器、存儲(chǔ)器接口和通信芯片中，一般采用鎖相環(huán)(Phase Locked Loop, PLL)和延時(shí)鎖相環(huán)DLL實(shí)現(xiàn)時(shí)鐘同步的作用。其中，PLL是一個(gè)高階系統(tǒng)，設(shè)計(jì)復(fù)雜。對(duì)穩(wěn)定工作十分重要的環(huán)路...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。