專利名稱：數(shù)字視頻信息監(jiān)控裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種視頻監(jiān)控裝置，特別涉及一種高實時性、高清晰度的智能數(shù) 字視頻信息監(jiān)控裝置。
背景技術(shù)：
隨著科技的發(fā)展，工業(yè)信息采集、監(jiān)控系統(tǒng)和視頻信息監(jiān)控系統(tǒng)的應(yīng)用更加廣泛， 需求不斷增加，對信息的流量、處理的實時性和高速性也提出更高的要求。以前視頻監(jiān)控應(yīng) 用的通道數(shù)不多，對圖像質(zhì)量和實時性等也要求不高，但是隨著監(jiān)控由標(biāo)清轉(zhuǎn)向高清，從單 通道轉(zhuǎn)到八通道，從非實時轉(zhuǎn)到對實時的要求，外加人臉識別和運動估計等分析功能，普通 電通信網(wǎng)絡(luò)的帶寬無法應(yīng)對所需的帶寬，容易造成網(wǎng)絡(luò)阻塞，數(shù)據(jù)傳輸效率低下，甚至引發(fā) 系統(tǒng)的局部崩潰。而在處理與傳輸?shù)膯蝹€視頻和圖像方面，數(shù)字信號處理器(DSP)也已經(jīng) 不能以可接受的數(shù)據(jù)速率完成某些計算密集的分析運算了，也沒有強大可靠的解決方案能 夠在全視頻幀速率下處理高分辨率。如果需要面對多個視頻或者圖像信號的處理時，將有 可能引發(fā)數(shù)據(jù)處理系統(tǒng)的癱瘓。因此，需要重新考慮系統(tǒng)硬件的設(shè)計。

實用新型內(nèi)容針對現(xiàn)在數(shù)字視頻信息監(jiān)控系統(tǒng)的不足，本實用新型提出了一種基于FPGA的數(shù) 字視頻信息監(jiān)控裝置，以滿足低成本、低功耗、小體積、多功能及較為強大的數(shù)據(jù)處理能力 的需求，提高系統(tǒng)的靈活性和性能。本實用新型采用如下技術(shù)方案一種數(shù)字視頻信息監(jiān)控裝置，包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模 塊和LCD顯示模塊，所述CMOS圖像傳感器用于視頻數(shù)據(jù)采集并將采集到的視頻數(shù)據(jù)傳給所 述FPGA處理模塊，所述FPGA處理模塊用于通過SCCB通信設(shè)置所述CMOS圖像傳感器的工 作狀態(tài)并通過兩個交替運行的FIFO將采集到的數(shù)據(jù)進行處理并且存儲于所述SDRAM存儲 模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數(shù)據(jù)并輸出至所述LCD顯示模塊 顯不。進一步地，所述CMOS圖像傳感器的型號為0V7620。進一步地，所述FPGA處理模塊的型號為EP1C12Q240C8。進一步地，所述SDRAM存儲模塊的型號為HY57V461620。進一步地，所述IXD顯示模塊為400X240分辨率的IXD顯示屏。與DSP相比，本實用新型的有益效果在于FPGA是一個并行處理結(jié)構(gòu)，能進行大量 的并行處理，所以在進行復(fù)雜計算時性能遠(yuǎn)遠(yuǎn)超過傳統(tǒng)DSP芯片。因此FPGA可以通過編程 靈活實現(xiàn)任意多路視頻信號的采集和控制，并同時進行實時、高速的處理，從而達到最優(yōu)效 果。本裝置可清晰的顯示所監(jiān)控的視頻信息，適合于對功耗、體積要求較嚴(yán)格，且對實時性 要求較高的工業(yè)信息測控和視頻監(jiān)控領(lǐng)域。
圖1為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例結(jié)構(gòu)示意圖；圖2為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中0V7620與FPGA的連接圖；圖3為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中SDRAM存儲模塊與FPGA的連 接圖；圖4為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中LCD顯示屏模塊框圖；圖5為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中SCCB通信協(xié)議數(shù)據(jù)傳輸時序 圖；圖6為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中FPGA接收控制局部流程簡 圖；圖7為本實用新型數(shù)字視頻信息監(jiān)控裝置實施例中FPGA存儲控制局部流程簡 圖；圖8為本實用新型數(shù)字視頻信息監(jiān)控裝置中視頻圖像顯示局部流程簡圖。
具體實施方式
如圖1所示，一種數(shù)字視頻信息監(jiān)控裝置，包括FPGA處理模塊(簡稱“FPGA” )和與所述FPGA處理模塊相連接的CMOS圖像傳感 器SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用于視頻數(shù)據(jù)采集并將采集到的 視頻數(shù)據(jù)傳給所述FPGA處理模塊，所述FPGA處理模塊用于通過SCCB通信設(shè)置所述CMOS 圖像傳感器的工作狀態(tài)并通過兩個交替運行的FIFO將采集到的數(shù)據(jù)進行處理并且存儲于 所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數(shù)據(jù)并輸出至所 述LCD顯示模塊顯示。其中，所述CMOS圖像采集傳感器模塊Omnivision公司的CMOS圖像傳感器 0V7620 (以下簡稱 “0V7620”)。其中，所述FPGA處理模塊選用Altera公司的Cyclone系列的EP1C12Q240C8。其中，所述SDRAM存儲模塊為現(xiàn)代的SDRAM，其型號為HY57V461620。其中，所述IXD顯示模塊為400 X 240分辨率的IXD顯示屏。圖2為0V7620與FPGA處理模塊的連接圖。FPGA處理模塊通過SCCB通信設(shè)定 0V7620的功能寄存器數(shù)值。圖5所示為SCCB通信協(xié)議數(shù)據(jù)傳輸時序圖。SCCB控制總線功能的實現(xiàn)完全是依靠SCCB_SCL、SCCB_SDA線上電平的狀態(tài)以及 兩者之間的相互配合實現(xiàn)的。SCCB_SCL為高電平時，SCCB_SDA出現(xiàn)一個下降沿，此時傳輸 啟動。在啟動條件滿足后，SCCB_SDA為穩(wěn)定數(shù)據(jù)狀態(tài)，SCCB_SCL產(chǎn)生一個正脈沖，將傳送一 位數(shù)據(jù)。當(dāng)SCCB_SCL為高電平時，SCCB_SDA出現(xiàn)一個上升沿，傳輸停止。0V7620上電后，先 對其進行復(fù)位操作，使整個芯片處于復(fù)位狀態(tài)，即置C0MS_RST為高電平，此時所有寄存器 也被復(fù)位。在此過程中，通過CM0S_Y_CS [2. . 0]設(shè)置0V7620在SCCB通信中的地址。復(fù)位結(jié) 束后，F(xiàn)PGA通過SCCB通信協(xié)議設(shè)置0V7620的地址slavelD，SCCB寄存器的地址subaddress 和需要發(fā)送的寄存器數(shù)值dataN。在SCCB通信中，由于每次發(fā)送的字節(jié)數(shù)較多，所以把要發(fā) 送的數(shù)據(jù)先存儲在寄存器data內(nèi)，然后再從該寄存器取數(shù)值。假設(shè)需要設(shè)置η個寄存器，則數(shù)據(jù)寬度是WIDTH = (n+2) X (8位數(shù)據(jù)+1位無關(guān)位)。對于不同的需求，可以重新進行 寄存器值和數(shù)據(jù)寬度的設(shè)定，而且只需要修改程序最開始的參數(shù)設(shè)置，大大的提高了裝置 的靈活性。當(dāng)以上數(shù)據(jù)傳輸成功以后，即0V7620的寄存器值被成功設(shè)置以后，0V7620被驅(qū) 動，并按照設(shè)置情況進行工作，獲取視頻信息。FPGA處理模塊接收來自0V7620的圖像數(shù)據(jù)和自身產(chǎn)生控制信CM0S_Y[0. . 7]， CM0S_PCLK, CM0S_VSYNC, CM0S_HERF。圖6為FPGA處理模塊接收控制的局部流程簡圖。0V7620以PCLK的速率輸出亮 度信號CM0S_Y[0. . 7]，F(xiàn)PGA以相同的速率讀入數(shù)據(jù)，但是由于讀取速率和SDRAM存儲速率 不匹配，所以本裝置采用先入先出(FIFO)進行時鐘域轉(zhuǎn)換，兩個FIFO進行“乒乓操作”，每 個FIFO —次只接收一行數(shù)據(jù)，一個FIFO接收0V7620輸出數(shù)據(jù)的同時，從另一個FIFO讀出 前一行的數(shù)據(jù)，送入SDRAM存儲。為了保證數(shù)據(jù)全部讀出，F(xiàn)IFO的讀數(shù)據(jù)時鐘頻率要求高 于圖像像素時鐘頻率，每次讀取結(jié)束，都要清空當(dāng)前一個FIFO，然后準(zhǔn)備接收下一行數(shù)據(jù)。 接收控制模塊實現(xiàn)接收0V7620所輸出的行列同步信號以及像素時鐘，產(chǎn)生FIFO和SDRAM 的寫入控制信號，包括FIF01和FIF02的寫使能信號fifowenl和fifowen2，SDRAM的寫使 能信號sdram_write_en和SDRAM的寫入行地址sdram_write_RA。為了保證兩個FIFO在 同一時刻分別進行讀、寫操作，程序中使fifowen 1和fif0Wen2交替為高電平，其時序與 CM0SHSYNC同步。當(dāng)CM0SHSYNC為低電平時，一行數(shù)據(jù)采集結(jié)束，將sdram_write_RA加1， 直至CM0SVSYNC為高電平時，一幀視頻圖片采集結(jié)束。圖3為SDRAM與FPGA的連接圖。FPGA存儲控制部分將圖像數(shù)據(jù)按行列順序 存儲在SDRAM中，并在需要顯示的時候能夠按行列順序讀出數(shù)據(jù)。本裝置使用了現(xiàn)代的 SDRAM :HY57V461620，存儲容量為4MX 16bit,分為4個庫(Bank)，每個Bank的尋址空間是 lMX16bit。圖7為FPGA存儲控制的局部流程簡圖。FPGA以一定速率讀取FIFO中存儲的數(shù)據(jù)， 并將讀取的數(shù)據(jù)存入sdram_Write_RA起始地址中。當(dāng)該FIFO讀取結(jié)束，則清除該FIFO的 值，并讀取下一個FIFO。FPGA將FIFO中的數(shù)據(jù)讀出，存儲到SDRAM中，產(chǎn)生相應(yīng)控制信號。 該模塊的輸入主要有SDRAM讀取數(shù)據(jù)時鐘sdram_readClk，F(xiàn)IFO輸出的數(shù)據(jù)q，SDRAM讀寫 使能禾口地址信號 sdram—write—erusdram—read—erusdram—write—RA 禾口 sdram—read—RA。輸 出主要有SDRAM中存儲的數(shù)據(jù)信號sdram_DATA0UT，F(xiàn)IFO的讀使能和清除信號fiforenl、 fiforen2> fifoelrl 禾口 fifoclr2。兩個FIFO進行“乒乓操作”，fifowenl有效時，輸出fiforen2有效，并在FIF02讀 取結(jié)束時，輸出f ifoclr2有效。設(shè)計FIFO的讀取速率為10MHZ，大于寫入的速率6. 75MHZ， 使fifoclr2有效時，保證FIF02中的數(shù)據(jù)已經(jīng)被完全讀取。當(dāng)sdram_write_en有效時， FIFO中的數(shù)據(jù)被寫入SDRAM，此時以10MHZ的速率將FIFO中整行數(shù)據(jù)依次寫入從sdram_ write_RA開始的地址中。當(dāng)sdram_read_en有效時，以sdram_readClk的速率從sdram_ read_RA開始的位置依次讀取整行數(shù)據(jù)，并將其傳送到sdram_DATA0UT。0V7620的輸出信號不穩(wěn)定，必須經(jīng)過FPGA采集、處理和整形，實現(xiàn)在IXD顯示屏的 穩(wěn)定輸出，IXD顯示屏的驅(qū)動信號均由FPGA產(chǎn)生。圖4為IXD顯示屏系統(tǒng)框圖，其中IRD， I⑶，IBD分別為RGB格式的輸入信號(均為6位)，DOTCLK為像素時鐘，HSYNC為行同步信 號，VSYNC為場同步信號。一定頻率的場同步信號保證LCD顯示屏不間斷的顯示，一定頻率的行同步信號保證數(shù)據(jù)逐行顯示。DE為數(shù)據(jù)使能信號，當(dāng)DE為高電平的時候，LCD顯示屏 顯示有效。圖8為視頻圖像顯示的局部流程簡圖。本裝置以sdram_readClk的速率從SDRAM 中的sdram_read_RA地址中讀取圖像數(shù)據(jù)。由于存儲的圖像和顯示的圖像分辨率不一致， 需要判斷該數(shù)據(jù)是否在LCD顯示屏的顯示范圍內(nèi)。若在顯示范圍內(nèi)，則LCD顯示使能DE 有效，并將讀取的數(shù)據(jù)賦給IXD圖像分量I⑶，IRD和IBD，否則DE無效。該模塊的輸入有 SDRAM讀取時鐘sdram_readClk以及從SDRAM讀取的數(shù)據(jù)sdramdataout。輸出為LCD顯示 屏的行列同步信號、RGB信號、數(shù)據(jù)使能信號DE，SDRAM讀取行地址和使能信號sdramjeacL RA和Sdram_read_en。讀取每行數(shù)據(jù)時將HSYNC置低電平，讀取結(jié)束后將HSYNC置高電平， 讀取每幀數(shù)據(jù)時將VSYNC置低電平，讀取結(jié)束后將HSYNC置高電平，使LCD顯示屏的行列同 步信號和SDRAM讀取信號保持同步。其中DE控制需要顯示的數(shù)據(jù)區(qū)域，本裝置的LCD顯示 屏的分辨率為400X240，在需要顯示的區(qū)域?qū)E置高電平，故在讀取每行數(shù)據(jù)的30列至 430列時將DE置高電平，此時IXD屏顯示從SDRAM中讀到的圖像數(shù)據(jù)。由于SDRAM中的數(shù) 據(jù)都是按行存儲的，所以sdram_read_RA在每讀取一行新的數(shù)據(jù)時加1。本實用新型可清晰的顯示所監(jiān)控的視頻信息。通過FPGA實現(xiàn)了視頻信息的采集、 存儲和顯示的控制，解決了各個器件的接口時序問題，包括0V7620的SCCB通信的數(shù)據(jù)傳輸 時序，SDRAM芯片的讀寫控制時序，液晶顯示屏顯示的驅(qū)動時序。并且通過數(shù)據(jù)存儲緩沖， 使0V7620的視頻數(shù)據(jù)輸出速率與LCD的顯示速率匹配，提高了視頻信息監(jiān)控的實時性和高 速性。以上所述的實施例僅用于說明本實用新型的技術(shù)思想及特點，其目的在于使本領(lǐng) 域內(nèi)的技術(shù)人員能夠了解本實用新型的內(nèi)容并據(jù)以實施，不能僅以本實施例來限定本實用 新型的專利范圍，即凡依本實用新型所揭示的精神所作的同等變化或修飾，仍落在本實用 新型的專利范圍內(nèi)。
權(quán)利要求一種數(shù)字視頻信息監(jiān)控裝置，其特征在于包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用于視頻數(shù)據(jù)采集并將采集到的視頻數(shù)據(jù)傳給所述FPGA處理模塊，所述FPGA處理模塊用于通過SCCB通信設(shè)置所述CMOS圖像傳感器的工作狀態(tài)并通過兩個交替運行的FIFO將采集到的數(shù)據(jù)進行處理并且存儲于所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數(shù)據(jù)并輸出至所述LCD顯示模塊顯示。
2.根據(jù)權(quán)利要求1所述的數(shù)字視頻信息監(jiān)控裝置，其特征在于 所述CMOS圖像傳感器的型號為0V7620。
3.根據(jù)權(quán)利要求2所述的數(shù)字視頻信息監(jiān)控裝置，其特征在于 所述FPGA處理模塊的型號為EP1C12Q240C8。
4.根據(jù)權(quán)利要求3所述的數(shù)字視頻信息監(jiān)控裝置，其特征在于 所述SDRAM存儲模塊的型號為HY57V461620。
5.根據(jù)權(quán)利要求1至4中任一權(quán)利要求所述的數(shù)字視頻信息監(jiān)控裝置，其特征在于 所述IXD顯示模塊為400X240分辨率的IXD顯示屏。
專利摘要數(shù)字視頻信息監(jiān)控裝置，包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用于視頻數(shù)據(jù)采集并將采集到的視頻數(shù)據(jù)傳給所述FPGA處理模塊，所述FPGA處理模塊用于通過SCCB通信設(shè)置所述CMOS圖像傳感器的工作狀態(tài)并通過兩個交替運行的FIFO將采集到的數(shù)據(jù)進行處理并且存儲于所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數(shù)據(jù)并輸出至所述LCD顯示模塊顯示。本實用新型可清晰的顯示所監(jiān)控的視頻信息，適合于對功耗、體積要求較嚴(yán)格，且對實時性要求較高的工業(yè)信息測控和視頻監(jiān)控領(lǐng)域。
文檔編號H04N7/18GK201667699SQ201020103879

公開日2010年12月8日 申請日期2010年1月29日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者徐磊, 蘆薇 申請人:上海理工大學(xué)