專利名稱：畫面數(shù)據(jù)傳送方法、影像數(shù)據(jù)傳送方法以及時(shí)序控制模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種使用儲(chǔ)存復(fù)數(shù)畫面數(shù)據(jù)的存儲(chǔ)裝置的方法，特別是有關(guān)于一種使用同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器儲(chǔ)存畫面數(shù)據(jù)的方法。
背景技術(shù)：
雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR_SDRAM)是由電子工程聯(lián)盟的半導(dǎo)體工程規(guī)格組織共同電子裝置工程協(xié)會(huì)(JEDEC)于1997年制定的。DDR_SDRAM設(shè)計(jì)為早期SDRAM的兩倍傳輸頻寬。相關(guān)技藝者皆知，在SDRAM中，每個(gè)時(shí)鐘周期將一位由存儲(chǔ)單元數(shù)組傳送到輸入/輸出(I/O)緩沖器數(shù)據(jù)儲(chǔ)存序(data queue，DQ)。I/O緩沖器的每個(gè)腳位在每個(gè)時(shí)鐘周期的時(shí)鐘信號(hào)上升緣釋放一位至總線。DDR_SDRAM使用時(shí)鐘信號(hào)的上升緣與下降緣驅(qū)動(dòng)數(shù)據(jù)傳送至總線。DDR_SDRAM使用預(yù)取的技術(shù)，也就是雙緣時(shí)鐘轉(zhuǎn)換(doubletransition clocking)技術(shù)，而達(dá)到不需增加時(shí)鐘頻率就可以具有SDRAM的兩倍頻寬傳送數(shù)據(jù)的目的。DDR_SDRAM理論上在時(shí)鐘頻率為100MHz與133MHz時(shí)分別具有1.6GB/s與2.1GB/s的最高傳送速率。
SDRAM與DDR_SDRAM通常被使用于影像顯示裝置內(nèi)的數(shù)據(jù)儲(chǔ)存裝置。例如，Champion(U.S.Patent Publication No.2002/010979 A1)揭示一種儲(chǔ)存數(shù)據(jù)的方法與裝置，其中二維數(shù)組對(duì)應(yīng)到存儲(chǔ)器位置，并且使用兩存儲(chǔ)裝置于一影像掃描轉(zhuǎn)換器的緩沖器頁面系統(tǒng)。上述的兩存儲(chǔ)裝置為安排于一畫面緩沖器結(jié)構(gòu)的兩SDRAM，因此兩像素的像素?cái)?shù)據(jù)可同時(shí)被存取。尤其是Champion使用兩個(gè)32位寬的8兆字節(jié)(MB)SDRAM工作于150MHz頻率以提供例如分辨率(1920×1080)HD屏幕所需的600MB/s數(shù)據(jù)速度。Park(U.S.Patent Publication No.2005/0110750 A1)揭示一種液晶顯示器面板內(nèi)的信號(hào)處理方法與裝置，其中三個(gè)畫面數(shù)據(jù)儲(chǔ)存于DDR_SDRAM的一個(gè)畫面存儲(chǔ)器中。圖1是顯示Park所揭示的一個(gè)畫面存儲(chǔ)器的讀寫時(shí)序圖。圖2是顯示Park所揭示的一個(gè)緩沖器的讀寫時(shí)序圖。
通常一具有雙讀寫時(shí)鐘頻率的4百萬×32位(4M×32＝128兆位)DDR_SDRAM足夠儲(chǔ)存一個(gè)66兆位(Mbit)(1920×1200×3×10＝66兆位)的畫面數(shù)據(jù)。圖3是顯示使用雙時(shí)鐘頻率在一畫面周期儲(chǔ)存一畫面數(shù)據(jù)的時(shí)序圖。若要儲(chǔ)存兩畫面數(shù)據(jù)，則需要上述的兩個(gè)DDR_SDRAM芯片。然而，由于DDR_SDRAM使用一2.5V殘余連續(xù)終結(jié)邏輯_2(Stub Series Terminated Logic_2，SSTL_2結(jié)合0.25μm制程)的信號(hào)規(guī)格，時(shí)鐘頻率會(huì)受限于133MHz，遠(yuǎn)低于分辨率1920×1200的85MHz的兩倍。解決此問題的一個(gè)方法為使用三個(gè)工作于1.5×85MHz(＝127.5MHz)的4M×32位DDR_SDRAM芯片。為了在一畫面周期存取三個(gè)畫面數(shù)據(jù)，必須使用四個(gè)4M×32位的DDR_SDRAM芯片。
然而，如此使用DDR_SDRAM需要較高的成本。再者，存儲(chǔ)器芯片中相當(dāng)多的I/O腳位并未被使用而導(dǎo)致浪費(fèi)。
因此，需要一種能降低DDR_SDRAM芯片數(shù)量的方法，以使存儲(chǔ)器芯片中未被使用的I/O腳位數(shù)量減到最少。

發(fā)明內(nèi)容
本發(fā)明是使用工作于1.5倍時(shí)鐘速率的DDR_SDRAM芯片使得其數(shù)據(jù)傳輸系統(tǒng)可比工作于兩倍時(shí)鐘速率的DDR_SDRAM更穩(wěn)定。本發(fā)明也使用于傳送畫面數(shù)據(jù)的DDR_SDRAM數(shù)量減至最小。一般來說，會(huì)使用P個(gè)DDR_SDRAM芯片以不同時(shí)鐘速率儲(chǔ)存N個(gè)畫面的畫面數(shù)據(jù)。若在每N個(gè)畫面里的畫面數(shù)據(jù)為n位且在DDR_SDRAM芯片里的存儲(chǔ)空間為m時(shí)，P為等于或大于N乘以(n/m)所得乘積的最小整數(shù)的一整數(shù)。例如，若n為66兆位(Mbit)而m為128兆位(Mbit)，則當(dāng)N＝3時(shí)，最小的P為2。當(dāng)N＝4或5時(shí)，最小的P為3，但P可為4或更大的整數(shù)。當(dāng)P個(gè)DDR_SDRAM芯片用于儲(chǔ)存畫面數(shù)據(jù)時(shí)，一線周期會(huì)被切分成N個(gè)區(qū)間且每個(gè)DDR_SDRAM芯片會(huì)被區(qū)分為(N-1)部分，如此每個(gè)部分會(huì)用于讀取不同畫面的不同部分?jǐn)?shù)據(jù)。
最小的整數(shù)P會(huì)隨著畫面數(shù)據(jù)的數(shù)據(jù)量以及DDR_SDRAM芯片的存儲(chǔ)空間改變。當(dāng)使用一數(shù)量的DDR_SDRAM芯片時(shí)，為了共享I/O腳位，所有DDR_SDRAM芯片的讀/寫序列會(huì)依循相同的指令與地址。
因此，本發(fā)明的第一目的在于提供一種畫面數(shù)據(jù)傳送方法，適用于傳送N個(gè)畫面的畫面數(shù)據(jù)，其中N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，上述畫面數(shù)據(jù)傳送方法包括提供P個(gè)存儲(chǔ)器芯片，用以在一線周期讀取或?qū)懭氘嬅鏀?shù)據(jù)；以及，將各P個(gè)存儲(chǔ)器芯片分成(N-1)個(gè)部份，各部份分別讀取不同的(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入目前畫面的一段畫面數(shù)據(jù)，其中各N個(gè)畫面具有n位的數(shù)據(jù)量，并且各P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)。
上述畫面數(shù)據(jù)傳送方法還包括將N個(gè)畫面在畫面中的一線周期切分成N個(gè)線周期區(qū)間，使得在各不同的(N-1)個(gè)先前畫面讀取一段畫面數(shù)據(jù)的操作以及在目前畫面寫入一段畫面數(shù)據(jù)的操作完成于不同的線周期區(qū)間，其中N個(gè)線周期區(qū)間包括接續(xù)在(N-1)個(gè)先前線周期區(qū)間后的一最后線周期區(qū)間，并且在(N-1)個(gè)先前線周期區(qū)間執(zhí)行讀取操作，而在最后線周期區(qū)間執(zhí)行寫入操作，并且其中(N-1)個(gè)先前線周期區(qū)間包括一第一線周期區(qū)間，在第一線周期區(qū)間的讀取操作與在最后線周期區(qū)間的寫入操作執(zhí)行于P個(gè)存儲(chǔ)器芯片的相同部分。
根據(jù)本發(fā)明，存儲(chǔ)器芯片包括雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片，其中畫面數(shù)據(jù)在被傳送前儲(chǔ)存于復(fù)數(shù)緩沖存儲(chǔ)器芯片，并且緩沖存儲(chǔ)器芯片具有一數(shù)據(jù)傳送時(shí)鐘速率。上述畫面數(shù)據(jù)傳送方法還包括使上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片工作于一時(shí)鐘速率大體等于1.5倍緩沖存儲(chǔ)器芯片的數(shù)據(jù)傳送時(shí)鐘速率。
根據(jù)本發(fā)明的一實(shí)施例，畫面數(shù)據(jù)包括一前半部分?jǐn)?shù)據(jù)以及一后半部分?jǐn)?shù)據(jù)，上述畫面數(shù)據(jù)傳送方法還包括安排至少一緩沖存儲(chǔ)器芯片傳送前半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；以及安排至少另一緩沖存儲(chǔ)器芯片傳送后半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
根據(jù)本發(fā)明，各前半部分?jǐn)?shù)據(jù)與后半部分?jǐn)?shù)據(jù)包括一奇數(shù)數(shù)據(jù)與一偶數(shù)數(shù)據(jù)，上述畫面數(shù)據(jù)傳送方法還包括安排至少一緩沖存儲(chǔ)器芯片的一個(gè)傳送前半部分?jǐn)?shù)據(jù)中的偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；安排至少一緩沖存儲(chǔ)器芯片的另一個(gè)傳送前半部分?jǐn)?shù)據(jù)中的奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；安排至少另一緩沖存儲(chǔ)器芯片的一個(gè)傳送后半部分?jǐn)?shù)據(jù)中的偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)；以及安排至少另一緩沖存儲(chǔ)器芯片的另一個(gè)傳送后半部分?jǐn)?shù)據(jù)中的奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
根據(jù)本發(fā)明，N個(gè)畫面包括一目前畫面與兩個(gè)先前畫面，上述畫面數(shù)據(jù)傳送方法還包括安排兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)讀取先前畫面的前半部分?jǐn)?shù)據(jù)；安排另兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)讀取先前畫面的后半部分?jǐn)?shù)據(jù)；以及安排另一群組的緩沖存儲(chǔ)器芯片繞過雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片傳送目前畫面的前半部分?jǐn)?shù)據(jù)與后半部分?jǐn)?shù)據(jù)。
本發(fā)明的第二目的在于提供一種影像數(shù)據(jù)傳送方法，適用于從一影像數(shù)據(jù)源傳送影像數(shù)據(jù)至一源極驅(qū)動(dòng)器以提供上述影像數(shù)據(jù)給一顯示面板，其中上述影像數(shù)據(jù)儲(chǔ)存于上述影像數(shù)據(jù)源的N個(gè)畫面中，上述N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，各上述N個(gè)畫面具有n位數(shù)據(jù)量，上述影像數(shù)據(jù)傳送方法包括提供P個(gè)存儲(chǔ)器芯片，用以在一線周期讀取或?qū)懭胗跋駭?shù)據(jù)；將各P個(gè)存儲(chǔ)器芯片分成(N-1)個(gè)部份，使得各部份分別讀取不同的上述(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入目前畫面的一段畫面數(shù)據(jù)，其中各P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，并且其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)；并且傳送N個(gè)畫面的畫面數(shù)據(jù)至源極驅(qū)動(dòng)器。
當(dāng)N＝3，并且各畫面中的畫面數(shù)據(jù)分割成一奇數(shù)通道與一偶數(shù)通道，各通道具有復(fù)數(shù)列地址，列地址包括一第一部份與一第二部份，則P可以為2并且P個(gè)存儲(chǔ)器芯片包括一第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片與一第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片，其中第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片切分成一第一部分與一第二部份，第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第一部分用以讀取或?qū)懭氘嬅鏀?shù)據(jù)于奇數(shù)通道中的第一部份列地址，并且第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第二部分用以讀取或?qū)懭氘嬅鏀?shù)據(jù)于奇數(shù)通道中的第二部份列地址，并且第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片切分成一第一部分與一第二部份，第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第一部分用以讀取或?qū)懭氘嬅鏀?shù)據(jù)于偶數(shù)通道中的第一部份列地址，并且第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第二部分用以讀取或?qū)懭氘嬅鏀?shù)據(jù)于偶數(shù)通道中的第二部份列地址。
根據(jù)本發(fā)明的一實(shí)施例，目前畫面包括畫面數(shù)據(jù)Gn并且先前畫面包括畫面數(shù)據(jù)Gn-1與Gn-2，并且其中線周期被切分成一第一子周期、一第二子周期以及一最后子周期，并且讀取或?qū)懭氘嬅鏀?shù)據(jù)被安排成于第一子周期讀取畫面數(shù)據(jù)Gn-2；于第二子周期讀取畫面數(shù)據(jù)Gn-1；
于最后子周期寫入畫面數(shù)據(jù)Gn。
本發(fā)明的第三目的在于提供一種時(shí)序控制模塊，適用于傳送一影像數(shù)據(jù)至一顯示面板，其中影像數(shù)據(jù)被安排于N個(gè)畫面中傳送，N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，上述時(shí)序控制模塊包括P個(gè)存儲(chǔ)器芯片用以在一線周期讀取或?qū)懭胗跋駭?shù)據(jù)，其中各P個(gè)存儲(chǔ)器芯片被分成(N-1)個(gè)部份，使得各部份分別讀取不同的(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入目前畫面的一段畫面數(shù)據(jù)，其中各N個(gè)畫面具有n位數(shù)據(jù)量并且各P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，并且其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)。
根據(jù)本發(fā)明的一實(shí)施例，線周期被切分成N個(gè)線周期區(qū)間，使得在各不同的(N-1)個(gè)先前畫面讀取一段畫面數(shù)據(jù)的操作以及在目前畫面寫入一段畫面數(shù)據(jù)的操作完成于不同的線周期區(qū)間，并且其中上述存儲(chǔ)器芯片包括雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片。
根據(jù)本發(fā)明，上述時(shí)序控制模塊，還包括復(fù)數(shù)緩沖存儲(chǔ)器芯片，用以于一數(shù)據(jù)傳送時(shí)鐘速率儲(chǔ)存畫面數(shù)據(jù)，并且雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片工作于一時(shí)鐘速率大體等于1.5倍的數(shù)據(jù)傳送時(shí)鐘速率。
根據(jù)本發(fā)明，當(dāng)N＝3且P＝2時(shí)，并且其中畫面數(shù)據(jù)包括一前半部分?jǐn)?shù)據(jù)與一后半部分?jǐn)?shù)據(jù)，上述時(shí)序控制模塊還包括復(fù)數(shù)緩沖存儲(chǔ)器芯片，其中至少一緩沖存儲(chǔ)器芯片被安排傳送前半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；以及至少另一緩沖存儲(chǔ)器芯片被安排傳送后半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
根據(jù)本發(fā)明，各上述前半部分?jǐn)?shù)據(jù)與上述后半部分?jǐn)?shù)據(jù)包括一奇數(shù)數(shù)據(jù)與一偶數(shù)數(shù)據(jù)，其中至少一緩沖存儲(chǔ)器芯片包括一緩沖存儲(chǔ)器芯片傳送前半部分?jǐn)?shù)據(jù)中的偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)，以及另一緩沖存儲(chǔ)器芯片傳送前半部分?jǐn)?shù)據(jù)中的奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；并且至少另一緩沖存儲(chǔ)器芯片包括一緩沖存儲(chǔ)器芯片傳送后半部分?jǐn)?shù)據(jù)中的偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)，以及另一緩沖存儲(chǔ)器芯片傳送后半部分?jǐn)?shù)據(jù)中的奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
根據(jù)本發(fā)明，N個(gè)畫面包括一目前畫面與兩個(gè)先前畫面，上述時(shí)序控制模塊還包括兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)讀取先前畫面的前半部分?jǐn)?shù)據(jù)；另兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)讀取先前畫面的后半部分?jǐn)?shù)據(jù)；以及另一群組的緩沖存儲(chǔ)器芯片繞過雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片傳送目前畫面的前半部分?jǐn)?shù)據(jù)與后半部分?jǐn)?shù)據(jù)。
上述時(shí)序控制模塊還包括一比較器，用以自兩個(gè)不同的緩沖存儲(chǔ)器芯片接收先前畫面的前半部分?jǐn)?shù)據(jù)，并且用以自另兩個(gè)不同的緩沖存儲(chǔ)器芯片接收先前畫面的后半部分?jǐn)?shù)據(jù)，并且用以自另一群組的緩沖存儲(chǔ)器芯片接收目前畫面的前半部分?jǐn)?shù)據(jù)以及后半部分?jǐn)?shù)據(jù)。


圖1為顯示現(xiàn)有技術(shù)的一畫面存儲(chǔ)器的讀寫時(shí)序圖。
圖2為顯示現(xiàn)有技術(shù)的一緩沖器的讀寫時(shí)序圖。
圖3為顯示現(xiàn)有技術(shù)的使用兩倍時(shí)鐘速率在一畫面周期儲(chǔ)存一畫面數(shù)據(jù)的時(shí)序圖。
圖4為顯示使用自VGA卡的影像數(shù)據(jù)驅(qū)動(dòng)顯示面板的時(shí)序控制模塊。
圖5為顯示傳送至顯示面板的信號(hào)與像素周期關(guān)系圖。
圖6為顯示使用自VGA卡的影像數(shù)據(jù)驅(qū)動(dòng)顯示面板的包含DDR_SDRAM的時(shí)序控制模塊。
圖7為顯示使用兩DDR_SDRAM芯片在一線周期存取三個(gè)畫面數(shù)據(jù)的方法。
圖8為顯示像素周期與DDR_SDRAM時(shí)鐘信號(hào)的關(guān)系圖。
圖9為顯示DDR_SDRAM每個(gè)部分分配的列地址。
圖10為顯示在奇數(shù)畫面DDR_SDRAM里畫面數(shù)據(jù)的組織。
圖11為顯示在偶數(shù)畫面DDR_SDRAM里畫面數(shù)據(jù)的組織。
圖12為顯示在時(shí)序控制模塊里的緩沖存儲(chǔ)器。
圖13為顯示在第一個(gè)三分之一線周期DDR_SDRAM的讀寫操作。
圖14為顯示在第一個(gè)三分之一線周期DDR_SDRAM寫入操作的數(shù)據(jù)內(nèi)容。
圖15為顯示在第二個(gè)三分之一線周期DDR_SDRAM的讀寫操作。
圖16為顯示在第二個(gè)三分之一線周期DDR_SDRAM寫入操作的數(shù)據(jù)內(nèi)容。
圖17為顯示在最后一個(gè)三分之一線周期DDR_SDRAM的讀寫操作。
圖18為顯示在最后一個(gè)三分之一線周期DDR_SDRAM寫入操作的數(shù)據(jù)內(nèi)容。
圖19A為顯示在前二分之一線周期時(shí)控制模塊中SRAM緩沖存儲(chǔ)器的讀寫操作。
圖19B為顯示在后二分之一線周期時(shí)控制模塊中SRAM緩沖存儲(chǔ)器的讀寫操作。
圖20A-1和20A-2為顯示在一線周期SRAM寫入操作的數(shù)據(jù)內(nèi)容。
圖20B-1和20B-2為顯示在一線周期SRAM讀取操作的數(shù)據(jù)內(nèi)容。
圖21為顯示使用三個(gè)DDR_SDRAM芯片傳送畫面數(shù)據(jù)時(shí)每個(gè)部分分配的列地址。
圖22為顯示使用三個(gè)DDR_SDRAM芯片傳送畫面數(shù)據(jù)時(shí)畫面F4、F7、F10在DDR SDRAM中的畫面數(shù)據(jù)組織。
圖23為顯示使用三個(gè)DDR_SDRAM芯片傳送畫面數(shù)據(jù)時(shí)畫面F5、F8、F11在DDR_SDRAM中的畫面數(shù)據(jù)組織。
附圖標(biāo)號(hào)10VGA卡； 20時(shí)序控制模塊；22、24、26SRAM存儲(chǔ)器芯片；28比較器；30畫面存儲(chǔ)器模塊；40柵極驅(qū)動(dòng)器；50源極驅(qū)動(dòng)器；60顯示面板； 100時(shí)序控制結(jié)構(gòu)；DE數(shù)據(jù)激活信號(hào)；DDR1、DDR2、DDR3DDR_SDRAM、雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；DDR_CLK、DOTCLK時(shí)鐘信號(hào)；F1、F2、F3、F4、F5、F6、F7、F8、F10、F11畫面；Gn、Gn-1、Gn-2畫面數(shù)據(jù)；TDOTCLK時(shí)鐘信號(hào)周期；以及TCON時(shí)序控制模塊。
具體實(shí)施例方式
為使本發(fā)明的制造、操作方法、目標(biāo)和優(yōu)點(diǎn)能更明顯易懂，下文特舉幾個(gè)較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下實(shí)施例本發(fā)明利用P個(gè)DDR_SDRAM芯片以不同時(shí)鐘速率儲(chǔ)存N個(gè)畫面的畫面數(shù)據(jù)。以N＝3為例，本發(fā)明使用兩個(gè)DDR_SDRAM芯片以不同時(shí)鐘速率儲(chǔ)存畫面數(shù)據(jù)以使芯片數(shù)量減至最少。因此，線周期可被切分為三個(gè)區(qū)間使得當(dāng)先前的兩個(gè)畫面數(shù)據(jù)Gn-1與Gn-2在不同的線區(qū)間被讀取時(shí)，目前的畫面數(shù)據(jù)Gn可同時(shí)被寫入。此外，每個(gè)芯片被分為兩個(gè)部分使得在線區(qū)間中只會(huì)使用一部分讀或?qū)懏嬅鏀?shù)據(jù)。更特別的是，當(dāng)N＝3時(shí)，線周期被分切為三個(gè)區(qū)間使得讀取畫面F1數(shù)據(jù)、讀取畫面F2數(shù)據(jù)以及在寫入畫面F3數(shù)據(jù)等動(dòng)作可相繼地于一線周期內(nèi)被完成。為了達(dá)到儲(chǔ)存的需求，可使用兩個(gè)4M×32位DDR_SDRAM裝置儲(chǔ)存三個(gè)各66兆位(Mbit)的畫面數(shù)據(jù)。本發(fā)明使用1.5倍時(shí)鐘速率取代工作于兩倍時(shí)鐘速率的DDR_SDRAM。因此本發(fā)明可支持0.25μm制程結(jié)合SSTL_2的規(guī)格。當(dāng)使用較低的1.5倍時(shí)鐘速率時(shí)，本發(fā)明的系統(tǒng)穩(wěn)定度也會(huì)比使用2倍時(shí)鐘速率來的高。
當(dāng)顯示面板使用VGA卡提供影像數(shù)據(jù)時(shí)，可使用時(shí)序控制模塊作為VGA卡與顯示面板之間的接口。如圖4中所顯示，時(shí)序控制模塊TCON自VGA卡中接收數(shù)據(jù)激活信號(hào)DE、在紅(R)、綠(G)、藍(lán)(B)三個(gè)通道中的影像數(shù)據(jù)以及時(shí)鐘信號(hào)DOTCLK。在此一個(gè)時(shí)鐘信號(hào)DOTCLK的周期為一個(gè)像素的時(shí)間周期。時(shí)序控制模塊TCON自VGA卡傳遞像素?cái)?shù)據(jù)至源極驅(qū)動(dòng)器。時(shí)序控制模塊TCON也可以執(zhí)行一些影像處理任務(wù)例如加速驅(qū)動(dòng)。時(shí)序控制模塊TCON也可以傳送控制信號(hào)(線數(shù)據(jù)激活信號(hào))至柵極驅(qū)動(dòng)器。
在分辨率為1920×1200的顯示器，顯示器在一個(gè)畫面的一個(gè)時(shí)間周期會(huì)有1200條線，每條線具有1920個(gè)像素。因?yàn)闀r(shí)序控制模塊與源極驅(qū)動(dòng)器之間接口以及時(shí)序控制模塊與VGA卡之間接口的頻率限制，必須要將1920像素分成兩個(gè)通道，每個(gè)通道具有960個(gè)像素。當(dāng)一個(gè)時(shí)鐘信號(hào)DOTCLK的周期等于一個(gè)像素的時(shí)間周期時(shí)，數(shù)據(jù)激活信號(hào)DE的寬度為1920/2(＝960)個(gè)時(shí)鐘信號(hào)DOTCLK周期。圖5是顯示畫面數(shù)據(jù)激活信號(hào)、線數(shù)據(jù)激活信號(hào)、時(shí)鐘信號(hào)DOTCLK以及影像數(shù)據(jù)的關(guān)系圖，圖中xxx為無效數(shù)據(jù)。值得注意的是在一畫面時(shí)間的所有數(shù)據(jù)(像素)量為1920(像素)×1200(線)×3(RGB)×10(位)＝66兆位(Mbit)。
圖6是顯示利用另一時(shí)序控制結(jié)構(gòu)說明如何有效率地使用DDR_SDRAM于VGA卡與顯示面板之間進(jìn)行數(shù)據(jù)轉(zhuǎn)換。如圖中所示，時(shí)序控制結(jié)構(gòu)100包括一用于作為VGA卡10與顯示面板60之間接口的時(shí)序控制模塊20。時(shí)序控制模塊20通過柵極驅(qū)動(dòng)器40與源極驅(qū)動(dòng)器50傳送控制信號(hào)與影像數(shù)據(jù)至顯示面板60。在此一畫面存儲(chǔ)器模塊30包括使用于提供畫面儲(chǔ)存或緩沖的DDR_SDRAM。
為了控制DDR_SDRAM芯片的讀/寫操作，時(shí)序控制模塊20提供一時(shí)鐘信號(hào)DDR_CLK給畫面存儲(chǔ)器模塊30。為了在一線周期存儲(chǔ)器取三個(gè)畫面的畫面數(shù)據(jù)，可如圖7所示在前三分之二的線周期讀取先前兩個(gè)畫面的畫面數(shù)據(jù)，并且在最后一個(gè)三分之一線周期儲(chǔ)存目前畫面的畫面數(shù)據(jù)。在圖7中，Gn代表目前的畫面數(shù)據(jù)，Gn-1與Gn-2代表先前兩個(gè)畫面的畫面數(shù)據(jù)。此外，輸入數(shù)據(jù)可分為奇數(shù)通道與偶數(shù)通道。一DDR_SDRAM芯片可用于讀或?qū)懫鏀?shù)通道的數(shù)據(jù)，另一DDR_SDRAM芯片可用于讀或?qū)懪紨?shù)通道的數(shù)據(jù)。由于DDR_SDRAM可于DDR_CLK的上升緣與下降緣存取數(shù)據(jù)，因此可通過利用等于1.5倍DOTCLK速率的時(shí)鐘信號(hào)DDR_CLK，在一線周期內(nèi)儲(chǔ)存一畫面數(shù)據(jù)(Gn)并且讀取兩先前畫面數(shù)據(jù)(Gn-1，Gn-2)。圖8是顯示DOTCLK與DDR_CLK的關(guān)系圖，圖中xxx為無效數(shù)據(jù)。通過根據(jù)圖7與圖8中所介紹的方法使用DDR_SDRAM，需要四個(gè)4M×32位DDR_SDRAM的芯片或單位。這樣的實(shí)作方法會(huì)浪費(fèi)很多存儲(chǔ)器與I/O腳位。
本發(fā)明使用不同的方法。本發(fā)明首先將DDR_SDRAM分成兩個(gè)部分。當(dāng)影像數(shù)據(jù)的列地址總數(shù)為4096時(shí)，第一部分用于讀或?qū)懥械刂窂?到2047的影像數(shù)據(jù)，第二部分用于讀或?qū)懥械刂窂?048到4095的影像數(shù)據(jù)。在此分別分配給每個(gè)部分的列地址數(shù)等于4096的一半。圖9是顯示讀/寫序列以及讀取一線(K)數(shù)據(jù)的時(shí)序。如圖9所示，畫面F1的畫面數(shù)據(jù)會(huì)在畫面F1的最后一個(gè)三分之一線周期被寫入第一DDR_SDRAM(DDR1)的第一部分的列地址0到1199。隨后畫面F1在第一部分列地址0到1199的畫面數(shù)據(jù)會(huì)在下一個(gè)畫面F2的第二個(gè)三分之一線周期被讀取，畫面F2的畫面數(shù)據(jù)會(huì)在畫面F2的最后一個(gè)三分之一線周期被寫入第一DDR_SDRAM(DDR1)第二部分列地址2048到3247。
在下一個(gè)畫面F3的線周期，畫面F1在第一部分列地址0到1199的畫面數(shù)據(jù)會(huì)在第一個(gè)三分之一線周期被讀取，畫面F2在第二部分列地址2048到3247的畫面數(shù)據(jù)會(huì)在第二個(gè)三分之一線周期被讀取，畫面F3的畫面數(shù)據(jù)會(huì)在最后一個(gè)三分之一線周期被寫入第一部分列地址0到1199。
當(dāng)使用兩個(gè)DDR_SDRAM芯片時(shí)，為了共享I/O腳位，第二DDR_SDRAM(DDR2)的讀/寫序列會(huì)依循相同的指令與地址。同樣地，DDR2會(huì)被分成第一部分與第二部分。DDR2的第一部分與第二部分的數(shù)據(jù)讀/寫操作與相對(duì)應(yīng)的DDR1兩部分相同。DDR1與DDR2顯示于圖12中。
由于具有1920×1200分辨率的畫面數(shù)據(jù)的位總數(shù)為66兆位(Mbit)，因此需要132兆位(Mbit)的存儲(chǔ)空間儲(chǔ)存兩畫面數(shù)據(jù)。然而，一個(gè)4M×32位DDR_SDRAM芯片只有128兆位(Mbit)的存儲(chǔ)空間。因此我們需要兩個(gè)DDR_SDRAM芯片。由于使用兩個(gè)具有128兆位(Mbit)存儲(chǔ)空間的DDR_SDRAM芯片，其總存儲(chǔ)空間為256兆位(Mbit)，因此可儲(chǔ)存三個(gè)共198兆位(Mbit)的畫面數(shù)據(jù)。如圖9中所示，當(dāng)數(shù)據(jù)激活信號(hào)時(shí)序達(dá)到畫面F3時(shí)，DDR1與DDR2都包含三個(gè)畫面數(shù)據(jù)。圖10是顯示于畫面F3驅(qū)動(dòng)DDR_SDRAM的詳細(xì)示意圖。存儲(chǔ)庫地址0、1、2與3指出在VGA卡中同步隨機(jī)存取存儲(chǔ)器(SRAM)緩沖區(qū)數(shù)據(jù)的數(shù)據(jù)存儲(chǔ)庫。讀/寫畫面F3的數(shù)據(jù)Gn-2、Gn-1以及Gn的序列會(huì)重復(fù)在畫面F5、F7...。
如同在畫面F3、F5、F7...的讀/寫序列，Gn-2、Gn-1以及Gn的畫面數(shù)據(jù)讀/寫序列也會(huì)重復(fù)在F4、F6、F8...。然而，它們的列地址是不同的。圖11是顯示于畫面F4驅(qū)動(dòng)DDR_SDRAM的詳細(xì)示意圖。
讀/寫DDR_SDRAM第一部分列地址0至1199序列的型態(tài)，以及每個(gè)畫面Fn的線周期時(shí)序總結(jié)如下讓Gn為畫面Fn的畫面數(shù)據(jù)、Gn-1為畫面Fn-1的畫面數(shù)據(jù)以及Gn-2為畫面Fn-2的畫面數(shù)據(jù)，接著若n為奇數(shù)且n大于2，在畫面Fn的第一個(gè)三分之一線周期讀取Gn-2的畫面數(shù)據(jù)；若n為偶數(shù)且n大于1，在畫面Fn的第二個(gè)三分之一線周期讀取Gn-1的畫面數(shù)據(jù)；若n為奇數(shù)，在畫面Fn的最后一個(gè)三分之一線周期寫入Gn的畫面數(shù)據(jù)。
同樣地，讀/寫DDR_SDRAM第二部分列地址2048至3247序列的型態(tài)，以及每個(gè)畫面Fn的線周期時(shí)序總結(jié)如下若n為偶數(shù)且n大于3，在畫面Fn的第一個(gè)三分之一線周期讀取Gn-2的畫面數(shù)據(jù)；若n為奇數(shù)且n大于2，在畫面Fn的第二個(gè)三分之一線周期讀取Gn-1的畫面數(shù)據(jù)；若n為偶數(shù)且n大于1，在畫面Fn的最后一個(gè)三分之一線周期寫入Gn的畫面數(shù)據(jù)。
以不同的方式說明，在畫面Fn的線周期內(nèi)若n為奇數(shù)且n大于2在畫面Fn的第一個(gè)三分之一線周期讀取第一部分的Gn-2的畫面數(shù)據(jù)；在畫面Fn的第二個(gè)三分之一線周期讀取第二部分的Gn-1的畫面數(shù)據(jù)；在畫面Fn的最后一個(gè)三分之一線周期寫入第一部分的Gn的畫面數(shù)據(jù)。
若n為偶數(shù)且n大于3在畫面Fn的第一個(gè)三分之一線周期讀取第二部分的Gn-2的畫面數(shù)據(jù)；在畫面Fn的第二個(gè)三分之一線周期讀取第一部分的Gn-1的畫面數(shù)據(jù)；在畫面Fn的最后一個(gè)三分之一線周期寫入第二部分的Gn的畫面數(shù)據(jù)。
圖12是顯示包含三個(gè)SRAM存儲(chǔ)器芯片群組的時(shí)序控制模塊20。如圖中所示，四個(gè)SRAM存儲(chǔ)器芯片22用于自VGA卡10傳送畫面數(shù)據(jù)Gn至畫面存儲(chǔ)器模塊30里的DDR_SDRAM芯片。每個(gè)SRAM芯片具有480×32位的儲(chǔ)存容量。在SRAM存儲(chǔ)器芯片22中，SRAM_Gn_A_1緩沖前二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_2緩沖前二分之一的奇數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_3緩沖后二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_4緩沖后二分之一的奇數(shù)畫面數(shù)據(jù)。
此外，四個(gè)SRAM存儲(chǔ)器芯片24用于將畫面數(shù)據(jù)Gn直接傳送至比較器裝置28。在SRAM存儲(chǔ)器芯片24中，SRAM_Gn_B_1緩沖前二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_B_2緩沖前二分之一的奇數(shù)畫面數(shù)據(jù)，SRAM_Gn_B_3緩沖后二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_B_4緩沖后二分之一的奇數(shù)畫面數(shù)據(jù)。
四個(gè)更大(960×32位)的存儲(chǔ)器芯片26為存儲(chǔ)器模塊30中的DDR_SDRAM與比較器28之間的緩沖器。存儲(chǔ)器芯片26尤其是用于從存儲(chǔ)器模塊30傳送畫面數(shù)據(jù)Gn-1與Gn-2至比較器28。在SRAM存儲(chǔ)器芯片26中，SRAM_Gn-1_1用于緩沖在Gn-1中前二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)，SRAM_Gn-1_2用于緩沖在Gn-1中后二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)，SRAM_Gn-2_1用于緩沖在Gn-2中前二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)，SRAM_Gn-2_2用于緩沖在Gn-2中后二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)。
為了說明在畫面Fn(n為偶數(shù)且n大于3)線周期DDR_SDRAM的讀/寫操作，圖13至圖18是利用時(shí)序控制模塊20與VGA卡10以及存儲(chǔ)器模塊30顯示在不同的三分之一線周期的數(shù)據(jù)傳送。
請(qǐng)參考圖13、圖14與圖19B，在畫面Fn的第一個(gè)三分之一線周期，畫面數(shù)據(jù)Gn-2自DDR1與DDR2的第二部分(b)讀取并寫入SRAM_Gn-2_1與SRAM_Gn-2_2。相同的畫面數(shù)據(jù)會(huì)在第二個(gè)二分之一線周期從SRAM_Gn-2_1與SRAM_Gn-2_2讀取，并傳送到比較器28。SRAM_Gn-2_1包括Gn-2中前二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)，SRAM_Gn-2_2包括Gn-2中后二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)。其中寫入的操作會(huì)被時(shí)鐘信號(hào)DDR_CLK影響。
請(qǐng)參考圖15、圖16與圖19B，在畫面Fn的第二個(gè)三分之一線周期，畫面數(shù)據(jù)Gn-1自DDR1與DDR2的第一部分(a)讀取并寫入SRAM_Gn-1_1與SRAM_Gn-1_2。相同的畫面數(shù)據(jù)會(huì)在第二個(gè)二分之一線周期從SRAM_Gn-1_1與SRAM_Gn-1_2讀取，并傳送到比較器28。SRAM_Gn-1_1包括Gn-1中前二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)，SRAM_Gn-1_2包括Gn-1中后二分之一的奇數(shù)與偶數(shù)畫面數(shù)據(jù)。其中寫入的操作會(huì)被時(shí)鐘信號(hào)DDR_CLK影響。
請(qǐng)參考圖17，在畫面Fn的最后一個(gè)三分之一線周期，畫面數(shù)據(jù)Gn自SRAM_Gn_A1、SRAM_Gn_A_2、SRAM_Gn_A_3以及SRAM_Gn_A_4讀取，并寫入DDR1與DDR2的第二部分(b)。如同先前所介紹過，SRAM_Gn_A_1包括前二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_2包括前二分之一的奇數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_3包括后二分之一的偶數(shù)畫面數(shù)據(jù)，SRAM_Gn_A_4包括后二分之一的奇數(shù)畫面數(shù)據(jù)。圖18是顯示畫面數(shù)據(jù)Gn的內(nèi)容，圖中顯示出前二分之一的奇數(shù)與偶數(shù)Gn畫面數(shù)據(jù)被寫入DDR1的第二部分(b)，而后二分之一的奇數(shù)與偶數(shù)Gn畫面數(shù)據(jù)被寫入DDR2的第二部分(b)。其中寫入的操作會(huì)被時(shí)鐘信號(hào)DDR_CLK影響。
圖19A、圖19B是顯示在前二分之一線周期，前二分之一的偶數(shù)Gn畫面數(shù)據(jù)被寫入SRAM_Gn_A_1與SRAM Gn_B_1，而前二分之一的奇數(shù)Gn畫面數(shù)據(jù)被寫入SRAM_Gn_A_2與SRAM_Gn_B_2。在后二分之一線周期，后二分之一的偶數(shù)Gn畫面數(shù)據(jù)被寫入SRAM_Gn_A_3與SRAM_Gn_B_3，而后二分之一的奇數(shù)Gn畫面數(shù)據(jù)被寫入SRAM_Gn_A_4與SRAM_Gn_B_4。圖20A-1和20A-2是顯示在前二分之一線周期寫入操作的內(nèi)容。圖20B-1和圖20B-2是顯示在后二分之一線周期寫入操作的內(nèi)容。
在后二分之一線周期，SRAM存儲(chǔ)器26中的數(shù)據(jù)以及SRAM存儲(chǔ)器24中的數(shù)據(jù)會(huì)被讀取并傳送至比較器28。
值得注意的是，當(dāng)更多畫面數(shù)據(jù)被傳送時(shí)，最小的DDR_SDRAM芯片數(shù)量會(huì)變的更大。圖21至圖23是顯示傳送四個(gè)畫面的畫面數(shù)據(jù)的讀寫操作。在此情況下，一線周期會(huì)被切分成四個(gè)區(qū)間，使得讀取畫面F1、F2以及F3的畫面數(shù)據(jù)與寫入F4畫面的畫面數(shù)據(jù)的操作可相繼地在一線周期內(nèi)完成。為達(dá)到儲(chǔ)存需求，使用三個(gè)4M×32位DDR_SDRAM裝置儲(chǔ)存四個(gè)各有66兆位(Mbit)的畫面數(shù)據(jù)。本發(fā)明使用1.5倍時(shí)鐘速率取代工作于兩倍時(shí)鐘速率的DDR_SDRAM。本發(fā)明首先將DDR_SDRAM分成三個(gè)部分。當(dāng)影像數(shù)據(jù)的列地址總數(shù)為4096時(shí)，第一部分用于讀取或?qū)懭肓械刂纷?至1364的影像數(shù)據(jù)，第二部分用于讀取或?qū)懭肓械刂纷?365至2729的影像數(shù)據(jù)，第三部分用于讀取或?qū)懭肓械刂纷?730至4095的影像數(shù)據(jù)。以上的區(qū)分是將每個(gè)部分分配到的列地址數(shù)逼近4096的三分之一。
圖21是顯示在一具有分辨率1920×1200的畫面中的讀/寫序列以及讀取一線(K)數(shù)據(jù)的時(shí)序。如圖21中所示，在畫面F1的最后四分之一個(gè)線周期，畫面F1的畫面數(shù)據(jù)被寫入第一DDR_SDRAM(DDR1)的第一部分的列地址0至1199。接著第一部分的列地址0至1199的畫面F1的畫面數(shù)據(jù)會(huì)在畫面F2的第三個(gè)四分之一線周期被讀取，且畫面F2的畫面數(shù)據(jù)會(huì)在畫面F2的最后一個(gè)四分之一線周期被寫入第二部分的列地址1365至2564。隨后在第一部分的列地址0至1199的畫面F1的畫面數(shù)據(jù)會(huì)在畫面F3的第二個(gè)四分之一線周期被讀取，第二部分的列地址1365至2564的畫面F2的畫面數(shù)據(jù)會(huì)在畫面F3的第三個(gè)四分之一線周期被讀取，畫面F3的畫面數(shù)據(jù)會(huì)在畫面F3的最后一個(gè)四分之一線周期被寫入第三部分的列地址2730至3929。
接著在畫面F4的線周期，第一部分的列地址0至1199的畫面F1的畫面數(shù)據(jù)會(huì)在第一個(gè)四分之一線周期被讀取，第二部分的列地址1365至2564的畫面F2的畫面數(shù)據(jù)會(huì)在第二個(gè)四分之一線周期被讀取，第三部分的列地址2730至3929的畫面F3的畫面數(shù)據(jù)會(huì)在第三個(gè)四分之一線周期被讀取，畫面F4的畫面數(shù)據(jù)會(huì)在最后一個(gè)四分之一線周期被寫入第一部分的列地址0至1199。
當(dāng)使用三個(gè)DDR_SDRAM芯片時(shí)，為了共享I/O腳位，第二個(gè)DDR_SDRAM(DDR2)與第三個(gè)DDR_SDRAM(DDR3)也會(huì)依循相同的指令與地址。同樣地，DDR2與DDR3都會(huì)被分成第一部分、第二部分與第三部分。在DDR2與DDR3的第一部分、第二部分與第三部分的數(shù)據(jù)讀/寫操作都與DDR1的相對(duì)應(yīng)的部分相同。
由于一具有分辨率1920×1200畫面數(shù)據(jù)的位總數(shù)為66兆位(Mbit)，因此需要265兆位(Mbit)的存儲(chǔ)空間以儲(chǔ)存四個(gè)畫面數(shù)據(jù)。然而，一個(gè)4M×32位的DDR_SDRAM芯片只具有128兆位(Mbit)的存儲(chǔ)空間，因此需要三個(gè)上述DDR_SDRAM芯片。由于使用三個(gè)具有128兆位(Mbit)存儲(chǔ)空間的DDR_SDRAM芯片，其總存儲(chǔ)空間為384兆位(Mbit)，因此可儲(chǔ)存四個(gè)共264兆位(Mbit)或五個(gè)共330兆位(Mbit)的畫面數(shù)據(jù)。
如圖21所示，當(dāng)數(shù)據(jù)激活信號(hào)DE的時(shí)序達(dá)到畫面F4時(shí)，DDR1、DDR2與DDR3都會(huì)包含四個(gè)畫面的數(shù)據(jù)。。圖22是顯示畫面F4中驅(qū)動(dòng)DDR_SDRAM芯片的詳細(xì)示意圖。存儲(chǔ)庫地址0、1、2與3指出在VGA卡中同步隨機(jī)存取存儲(chǔ)器(SRAM)數(shù)據(jù)的數(shù)據(jù)存儲(chǔ)庫。讀/寫畫面F4的數(shù)據(jù)Gn-3、Gn-2、Gn-1以及Gn的序列會(huì)重復(fù)在畫面F7、F10…。
如同在畫面F4、F7、F10…的讀/寫序列，Gn-3、Gn-2、Gn-1以及Gn的畫面數(shù)據(jù)讀/寫序列也會(huì)重復(fù)在F5、F8、F11…。然而，它們的列地址是不同的。圖23是顯示畫面F5里驅(qū)動(dòng)DDR_SDRAM的詳細(xì)示意圖。
或者說，本發(fā)明使用P個(gè)DDR_SDRAM芯片以不同時(shí)鐘速率儲(chǔ)存N個(gè)畫面的畫面數(shù)據(jù)。若在每N個(gè)畫面里的畫面數(shù)據(jù)為n位且在DDR_SDRAM芯片里的存儲(chǔ)空間為m時(shí)，P為等于或大于N乘以(n/m)所得乘積的最小整數(shù)的一整數(shù)。例如，若n為66兆位(Mbit)而m為128兆位(Mbit)，則當(dāng)N＝3時(shí)，最小的P為2。當(dāng)N＝4或5時(shí)，最小的P為3。當(dāng)P個(gè)DDR_SDRAM芯片用于儲(chǔ)存畫面數(shù)據(jù)時(shí)，一線周期會(huì)被切分成N個(gè)區(qū)間且每個(gè)DDR_SDRAM芯片會(huì)被區(qū)分為(N-1)部分如此每個(gè)部分會(huì)用于讀取不同畫面的不同部分?jǐn)?shù)據(jù)。在N-1個(gè)畫面中，這些(N-1)個(gè)部分被安排成以一循環(huán)模式讀取與寫入(N-1)個(gè)先前畫面的畫面數(shù)據(jù)，使得在畫面FQ的讀寫序列會(huì)等于畫面FQ+N-1的讀寫序列，其中Q大于或等于N。以上是以分辨率為1920×1200、三色、每色10位的畫面數(shù)據(jù)，以及工作于1.5倍時(shí)鐘速率的4M×32位DDR_SDRAM芯片的存儲(chǔ)空間為例。P的最小值會(huì)隨著分辨率以及DDR_SDRAM芯片的存儲(chǔ)空間變化。
本發(fā)明雖以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明的范圍，任何熟習(xí)此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種畫面數(shù)據(jù)傳送方法，該畫面數(shù)據(jù)傳送方法適用于傳送N個(gè)畫面的畫面數(shù)據(jù)，其中上述N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，包括提供P個(gè)存儲(chǔ)器芯片，用以在一線周期讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)；以及將各上述P個(gè)存儲(chǔ)器芯片分成(N-1)個(gè)部份，各上述部份分別讀取不同的上述(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入上述目前畫面的一段畫面數(shù)據(jù)。
2.如權(quán)利要求1所述的畫面數(shù)據(jù)傳送方法，其中各上述N個(gè)畫面具有n位的數(shù)據(jù)量，并且各上述P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)。
3.如權(quán)利要求1所述的畫面數(shù)據(jù)傳送方法，其中，該畫面數(shù)據(jù)傳送方法還包括將上述N個(gè)畫面在畫面中的一線周期切分成N個(gè)線周期區(qū)間，使得在各不同的上述(N-1)個(gè)先前畫面讀取上述一段畫面數(shù)據(jù)的操作以及在上述目前畫面寫入上述一段畫面數(shù)據(jù)的操作完成于不同的上述線周期區(qū)間。
4.如權(quán)利要求3所述的畫面數(shù)據(jù)傳送方法，其中上述N個(gè)線周期區(qū)間包括接續(xù)在(N-1)個(gè)先前線周期區(qū)間后的一最后線周期區(qū)間，并且在上述(N-1)個(gè)先前線周期區(qū)間執(zhí)行讀取操作，而在上述最后線周期區(qū)間執(zhí)行寫入操作。
5.如權(quán)利要求4所述的畫面數(shù)據(jù)傳送方法，其中上述(N-1)個(gè)先前線周期區(qū)間包括一第一線周期區(qū)間，并且其中在上述第一線周期區(qū)間的讀取操作與在上述最后線周期區(qū)間的寫入操作執(zhí)行于上述P個(gè)存儲(chǔ)器芯片的相同上述部分。
6.如權(quán)利要求1所述的畫面數(shù)據(jù)傳送方法，其中上述存儲(chǔ)器芯片包括雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片。
7.如權(quán)利要求6所述的畫面數(shù)據(jù)傳送方法，其中上述畫面數(shù)據(jù)在被傳送前儲(chǔ)存于復(fù)數(shù)緩沖存儲(chǔ)器芯片，并且上述緩沖存儲(chǔ)器芯片具有一數(shù)據(jù)傳送時(shí)鐘速率，還包括使上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片工作于一時(shí)鐘速率大體等于1.5倍上述緩沖存儲(chǔ)器芯片的上述數(shù)據(jù)傳送時(shí)鐘速率。
8.如權(quán)利要求7所述的畫面數(shù)據(jù)傳送方法，其中上述畫面數(shù)據(jù)包括一前半部分?jǐn)?shù)據(jù)以及一后半部分?jǐn)?shù)據(jù)，還包括安排至少一上述緩沖存儲(chǔ)器芯片傳送上述前半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；以及安排至少另一上述緩沖存儲(chǔ)器芯片傳送上述后半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
9.如權(quán)利要求8所述的畫面數(shù)據(jù)傳送方法，其中各上述前半部分?jǐn)?shù)據(jù)與上述后半部分?jǐn)?shù)據(jù)包括一奇數(shù)數(shù)據(jù)與一偶數(shù)數(shù)據(jù)，還包括安排上述至少一緩沖存儲(chǔ)器芯片的一個(gè)傳送上述前半部分?jǐn)?shù)據(jù)中的上述偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；安排上述至少一緩沖存儲(chǔ)器芯片的另一個(gè)傳送上述前半部分?jǐn)?shù)據(jù)中的上述奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；安排上述至少另一緩沖存儲(chǔ)器芯片的一個(gè)傳送上述后半部分?jǐn)?shù)據(jù)中的上述偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)；以及安排上述至少另一緩沖存儲(chǔ)器芯片的另一個(gè)傳送上述后半部分?jǐn)?shù)據(jù)中的上述奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
10.如權(quán)利要求9所述的畫面數(shù)據(jù)傳送方法，其中上述N個(gè)畫面包括一目前畫面與兩個(gè)先前畫面，還包括安排兩個(gè)不同的上述緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)讀取上述先前畫面的上述前半部分?jǐn)?shù)據(jù)；以及安排另兩個(gè)不同的上述緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)讀取上述先前畫面的上述后半部分?jǐn)?shù)據(jù)。
11.如權(quán)利要求10所述的畫面數(shù)據(jù)傳送方法，其中，該畫面數(shù)據(jù)傳送方法還包括安排另一群組的上述緩沖存儲(chǔ)器芯片繞過上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片傳送上述目前畫面的上述前半部分?jǐn)?shù)據(jù)與上述后半部分?jǐn)?shù)據(jù)。
12.一種影像數(shù)據(jù)傳送方法，該影像數(shù)據(jù)傳送方法適用于從一影像數(shù)據(jù)源傳送影像數(shù)據(jù)至一源極驅(qū)動(dòng)器以提供上述影像數(shù)據(jù)給一顯示面板，其中上述影像數(shù)據(jù)儲(chǔ)存于上述影像數(shù)據(jù)源的N個(gè)畫面中，上述N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，各上述N個(gè)畫面具有n位數(shù)據(jù)量，上述方法包括提供P個(gè)存儲(chǔ)器芯片，用以在一線周期讀取或?qū)懭肷鲜鲇跋駭?shù)據(jù)；將各上述P個(gè)存儲(chǔ)器芯片分成(N-1)個(gè)部份，使得各上述部份分別讀取不同的上述(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入上述目前畫面的一段畫面數(shù)據(jù)，其中各上述P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，并且其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)；并且，傳送上述N個(gè)畫面的上述畫面數(shù)據(jù)至上述源極驅(qū)動(dòng)器。
13.如權(quán)利要求12所述的影像數(shù)據(jù)傳送方法，其中n大體等于66兆位并且m大體等于128兆位。
14.如權(quán)利要求12所述的影像數(shù)據(jù)傳送方法，其中，N等于三，并且各上述畫面中的上述畫面數(shù)據(jù)分割成一奇數(shù)通道與一偶數(shù)通道，各上述通道具有復(fù)數(shù)列地址，上述列地址包括一第一部份與一第二部份；并且其中，P等于二，并且上述P個(gè)存儲(chǔ)器芯片包括一第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片與一第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片，其中上述第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片切分成一第一部分與一第二部份，上述第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第一部分用以讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)于上述奇數(shù)通道中的上述第一部份列地址，并且上述第一雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第二部分用以讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)于上述奇數(shù)通道中的上述第二部份列地址，并且上述第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片切分成一第一部分與一第二部份，上述第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第一部分用以讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)于上述偶數(shù)通道中的上述第一部份列地址，并且上述第二雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的第二部分用以讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)于上述偶數(shù)通道中的上述第二部份列地址。
15.如權(quán)利要求14所述的影像數(shù)據(jù)傳送方法，其中上述目前畫面包括畫面數(shù)據(jù)Gn并且上述先前畫面包括畫面數(shù)據(jù)Gn-1與Gn-2，并且其中上述線周期被切分成一第一子周期、一第二子周期以及一最后子周期，并且讀取或?qū)懭肷鲜霎嬅鏀?shù)據(jù)被安排成于上述第一子周期讀取上述畫面數(shù)據(jù)Gn-2；于上述第二子周期讀取上述畫面數(shù)據(jù)Gn-1；于上述最后子周期寫入上述畫面數(shù)據(jù)Gn。
16.一種時(shí)序控制模塊，該時(shí)序控制模塊適用于傳送一影像數(shù)據(jù)至一顯示面板，其中上述影像數(shù)據(jù)被安排于N個(gè)畫面中傳送，上述N個(gè)畫面包括一目前畫面以及(N-1)個(gè)先前畫面，上述時(shí)序控制模塊包括P個(gè)存儲(chǔ)器芯片用以在一線周期讀取或?qū)懭肷鲜鲇跋駭?shù)據(jù)，其中各上述P個(gè)存儲(chǔ)器芯片被分成(N-1)個(gè)部份，使得各上述部份分別讀取不同的上述(N-1)個(gè)先前畫面的一段畫面數(shù)據(jù)，并且上述部份的一個(gè)是用以寫入上述目前畫面的一段畫面數(shù)據(jù)，其中各上述N個(gè)畫面具有n位數(shù)據(jù)量并且各上述P個(gè)存儲(chǔ)器芯片具有m位的存儲(chǔ)空間，并且其中P為大于或等于N乘以(n/m)所得乘積的一整數(shù)。
17.如權(quán)利要求16所述的時(shí)序控制模塊，其中上述線周期被切分成N個(gè)線周期區(qū)間，使得在各不同的上述(N-1)個(gè)先前畫面讀取上述一段畫面數(shù)據(jù)的操作以及在上述目前畫面寫入上述一段畫面數(shù)據(jù)的操作完成于不同的上述線周期區(qū)間。
18.如權(quán)利要求17所述的時(shí)序控制模塊，其中上述存儲(chǔ)器芯片包括雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片。
19.如權(quán)利要求18所述的時(shí)序控制模塊，其中，該時(shí)序控制模塊還包括復(fù)數(shù)緩沖存儲(chǔ)器芯片，用以于一數(shù)據(jù)傳送時(shí)鐘速率儲(chǔ)存上述畫面數(shù)據(jù)，并且上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片工作于一時(shí)鐘速率大體等于1.5倍的上述數(shù)據(jù)傳送時(shí)鐘速率。
20.如權(quán)利要求18所述的時(shí)序控制模塊，其中N等于3且P等于2，并且其中上述畫面數(shù)據(jù)包括一前半部分?jǐn)?shù)據(jù)與一后半部分?jǐn)?shù)據(jù)，還包括復(fù)數(shù)緩沖存儲(chǔ)器芯片，其中至少一上述緩沖存儲(chǔ)器芯片被安排傳送上述前半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；以及至少另一上述緩沖存儲(chǔ)器芯片被安排傳送上述后半部分?jǐn)?shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
21.如權(quán)利要求20所述的時(shí)序控制模塊，其中各上述前半部分?jǐn)?shù)據(jù)與上述后半部分?jǐn)?shù)據(jù)包括一奇數(shù)數(shù)據(jù)與一偶數(shù)數(shù)據(jù)，并且其中上述至少一緩沖存儲(chǔ)器芯片包括一緩沖存儲(chǔ)器芯片傳送上述前半部分?jǐn)?shù)據(jù)中的上述偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)，以及另一緩沖存儲(chǔ)器芯片傳送上述前半部分?jǐn)?shù)據(jù)中的上述奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)；并且上述至少另一緩沖存儲(chǔ)器芯片包括一緩沖存儲(chǔ)器芯片傳送上述后半部分?jǐn)?shù)據(jù)中的上述偶數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)，以及另一緩沖存儲(chǔ)器芯片傳送上述后半部分?jǐn)?shù)據(jù)中的上述奇數(shù)數(shù)據(jù)至上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)。
22.如權(quán)利要求21所述的時(shí)序控制模塊，其中上述N個(gè)畫面包括一目前畫面與兩個(gè)先前畫面，還包括兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的一個(gè)讀取上述先前畫面的上述前半部分?jǐn)?shù)據(jù)；以及另兩個(gè)不同的緩沖存儲(chǔ)器芯片分別自上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的另一個(gè)讀取上述先前畫面的上述后半部分?jǐn)?shù)據(jù)。
23.如權(quán)利要求22所述的時(shí)序控制模塊，其中，該時(shí)序控制模塊還包括另一群組的緩沖存儲(chǔ)器芯片繞過上述雙通道同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片傳送上述目前畫面的上述前半部分?jǐn)?shù)據(jù)與上述后半部分?jǐn)?shù)據(jù)。
24.如權(quán)利要求23所述的時(shí)序控制模塊，其中，該時(shí)序控制模塊還包括一比較器，用以自上述兩個(gè)不同的緩沖存儲(chǔ)器芯片接收上述先前畫面的上述前半部分?jǐn)?shù)據(jù)，并且用以自上述另兩個(gè)不同的緩沖存儲(chǔ)器芯片接收上述先前畫面的上述后半部分?jǐn)?shù)據(jù)，并且用以自上述另一群組的緩沖存儲(chǔ)器芯片接收上述目前畫面的上述前半部分?jǐn)?shù)據(jù)以及上述后半部分?jǐn)?shù)據(jù)。
全文摘要
DDR_SDRAM芯片，工作于1.5倍時(shí)鐘速率，用以自影像數(shù)據(jù)源傳送影像數(shù)據(jù)至顯示面板的源極驅(qū)動(dòng)器。一般來說，會(huì)使用P個(gè)工作于1.5倍時(shí)鐘速率的DDR_SDRAM芯片儲(chǔ)存N個(gè)畫面的畫面數(shù)據(jù)。若各畫面具有n個(gè)位數(shù)據(jù)量的畫面數(shù)據(jù)且DDR_SDRAM芯片的存儲(chǔ)空間為m位，則P為大于或等于N乘以(n/m)所得乘積的最小整數(shù)的一整數(shù)。當(dāng)傳送畫面數(shù)據(jù)時(shí)，一線周期會(huì)被切分成N個(gè)區(qū)間且各DDR_SDRAM芯片會(huì)被區(qū)分為(N－1)部分，因此各部分會(huì)用于讀取不同畫面的不同部分?jǐn)?shù)據(jù)。當(dāng)使用一數(shù)量的DDR_SDRAM芯片時(shí)，為了共享I/O腳位，所有DDR_SDRAM芯片的讀/寫序列會(huì)依循相同的指令與地址。
文檔編號(hào)G09G5/39GK101013567SQ20071000832
公開日2007年8月8日 申請(qǐng)日期2007年1月18日 優(yōu)先權(quán)日2006年1月18日
發(fā)明者黎煥欣, 何宇璽, 謝曜任 申請(qǐng)人:友達(dá)光電股份有限公司