專利名稱：一種靜電放電保護(hù)電路及驅(qū)動方法和顯示面板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示和有機(jī)發(fā)光顯示領(lǐng)域，尤其涉及一種靜電放電保護(hù)電路及驅(qū)動方法和發(fā)光器件的顯示面板。
背景技術(shù)：
靜電放電(electro-static discharge, ESD)保護(hù)電路是薄膜晶體管TFT液晶顯示IXD以及新興的有機(jī)發(fā)光顯示器AMOLED面板上的重要組成部分，它可以使顯示器件免遭在生產(chǎn)、運(yùn)輸、工作過程中的靜電傷害。如圖I中所示的結(jié)構(gòu)，為一般只有V·線的TFT IXD，而在有VGH線和VGL線的面板中，一般是有帶柵極驅(qū)動的面板，結(jié)構(gòu)如圖2中所示。圖I中所示面板中ESD保護(hù)電路的原理是在正常工作時，Vdata (或Vgate)僅有漏電流或有較小的正向電流向V·線泄放。當(dāng)ESD發(fā)生時，對于正、負(fù)兩種電荷都迅速往V·線泄放，從而保證內(nèi)部陣列不受損傷。其結(jié)構(gòu)最簡單但是也有較大的缺點(diǎn)，就是當(dāng)Vdata (或Vgate)與V。》有正向大于TFT閾值電壓Vth時，會有正向電流向Vram線泄放，這對面板本身和外圍驅(qū)動電路都是一個比較壞的影響。圖2中所示的ESD保護(hù)電路的原理與之類似，只是當(dāng)ESD發(fā)生時，對于正、負(fù)兩種電荷分別迅速往VGH線和VGL線泄放，不過在正常工作時，Vdata (或Vgate)僅有很小的漏電流流向V·線。在專利US6515644中給出了幾種常用的ESD保護(hù)電路的結(jié)構(gòu)，如圖3和圖4所示。圖3中是最常見的ESD保護(hù)電路的結(jié)構(gòu)，它由兩個二極管連接的TFT BlOll和TFTB102構(gòu)成，它的保護(hù)過程是當(dāng)Vdata (或Vgate)上有正電荷積累時，TFT B102打開向V。》線泄放電荷，當(dāng)Vdata (或Vgate)上有負(fù)電荷積累時，TFTB101打開向V·線泄放電荷。但在正常工作時，如上文中所述，當(dāng)Vdata (或Vgate)與V·有正向大于TFT閾值電壓Vth時，會有正向電流向V?！肪€泄放，這對面板本身和外圍驅(qū)動電路都是一個比較不利的影響。圖4所示的ESD保護(hù)電路的結(jié)構(gòu)在一定程度上解決了上述正常工作狀態(tài)下漏電的問題，它的保護(hù)過程是當(dāng)Vdata (或Vgate)上有正電荷積累時，TFTB202傳輸正電壓到打開TFT B203的柵極向Vconi線泄放電荷，當(dāng)Vdata(或Vgate)上有負(fù)電荷積累時，TFT B201傳輸正電壓到打開TFT3的柵極向V·線泄放電荷。正常工作時，與圖3中所示電路不同的是，當(dāng)Vdata(或U與Vcom有正向大于2倍TFT閾值電壓2Vth時，才會有正向電流向V。》線泄放，這在一定程度上解決了上述正常工作狀態(tài)下漏電的問題。以上ESD保護(hù)電路的結(jié)構(gòu)在非晶硅a-Si TFT IXD制程中基本上解決了 ESD危害帶來的問題，在有Gate Driver集成的低溫多晶硅LTPS面板上，通常有VGH線和VGL線，其ESD保護(hù)電路的結(jié)構(gòu)可設(shè)計得更加合理。例如，在一種ESD電路中，采用了圖5中顯示的結(jié)構(gòu)，其由兩個二極管連接的P型TFT組成，對于增強(qiáng)型的TFT，其正常的工作過程中并沒有正向電流向V·線泄放，只有極微弱的反向漏電流漏向VGH線和VGL線。當(dāng)ESD發(fā)生時，對于正、負(fù)兩種電荷分別通過TFTB301和TFT B302迅速往VGH線和VGL線泄放。但是，對于當(dāng)前正在興起的氧化物TFT，以上所有ESD保護(hù)電路結(jié)構(gòu)中的二極管連接的TFT都存在嚴(yán)重的漏電問題，這是因?yàn)槿涨把趸颰FT通常是一個耗盡型的器件，對于一個耗盡型的TFT，當(dāng)其Vgs=OV時，TFT是已經(jīng)導(dǎo)通的。也就是說，之前各結(jié)構(gòu)中二極管連接的TFT已經(jīng)不能再看做一個二極管了，因?yàn)闊o論其兩端電壓為正還是負(fù)，其都是導(dǎo)通的。正因?yàn)槿绱?，假如采用現(xiàn)有的ESD保護(hù)電路結(jié)構(gòu)設(shè)計面板，那么在面板正常工作時，Vdata線和Vgate線將向V·線(VGH線和VGL線)漏走大量電流，以至于使面板內(nèi)部不能正常工作，也可能使外部驅(qū)動電路受到損壞。目前，針對耗盡型TFT設(shè)計的ESD保護(hù)電路中，采用分壓電路形態(tài)的耗盡型N型TFT的ESD保護(hù)電路，可以再一定程度上解決嚴(yán)重的漏電問題。如圖6所示的ESD保護(hù)電路中，TFT B401的漏極接VGH，這樣做的優(yōu)點(diǎn)是，正常工作時，分壓電路不會吸收Vdata線上的 電流。但缺點(diǎn)是Vdata線上有正電荷要泄放時，Vnetl的最高電壓限制在VGH，TFT B403的打開程度較低，電流泄放慢。

發(fā)明內(nèi)容
本發(fā)明提供了一種ESD保護(hù)電路及顯示面板和驅(qū)動方法，用以實(shí)現(xiàn)ESD保護(hù)電路正常工作時的低功耗和ESD發(fā)生時的電荷快速泄放，從而保護(hù)了顯示面板內(nèi)部像素電路的安全。本發(fā)明實(shí)施例提供的一種ESD保護(hù)電路，包括第一薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極和柵極連接作為節(jié)點(diǎn)；第二薄膜晶體管，其漏極連接到第一功率電壓端，源極連接到數(shù)據(jù)信號端，柵極連接所述節(jié)點(diǎn)；第三薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極連接到第二功率電壓端，柵極連接到第三功率電壓端；第四薄膜晶體管，其漏極與所述節(jié)點(diǎn)相連，源極和柵極連接第二功率電壓端；自舉電容，連接于所述節(jié)點(diǎn)和數(shù)據(jù)信號端之間。本發(fā)明提供的一種發(fā)光器件的顯示面板，包括上述的ESD保護(hù)電路。本發(fā)明實(shí)施例提供的一種上述ESD保護(hù)電路的驅(qū)動的驅(qū)動方法，包括正常工作時，第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，第二薄膜晶體管和第三薄膜晶體管斷開；當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端。本發(fā)明提供了一種ESD保護(hù)電路、顯示面板及驅(qū)動方法。本發(fā)明提供的一種ESD保護(hù)電路，由四個TFT和一個自舉電容組成。正常工作時，將第二薄膜晶體管和第三薄膜晶體管的柵極分別置于比其源極更低的電壓，整個電路中只有第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，產(chǎn)生很小的電流，以保持低的功耗和不影響數(shù)據(jù)信號電壓和第二功率電壓。當(dāng)有ESD發(fā)生時，能夠保證電荷的快速釋放，從而保證內(nèi)部像素電路的安全。


圖I為現(xiàn)有技術(shù)中一種TFT的陣列結(jié)構(gòu)及周邊的ESD保護(hù)電路；圖2為現(xiàn)有技術(shù)中另一種TFT陣列結(jié)構(gòu)及周邊的ESD保護(hù)電路；
圖3為專利US6515644中提到的常用的ESD保護(hù)電路結(jié)構(gòu)；圖4為專利US6515644中提到的另一種常用的ESD保護(hù)電路結(jié)構(gòu)；圖5為現(xiàn)有技術(shù)中采用的一種ESD保護(hù)電路結(jié)構(gòu)；圖6為現(xiàn)有技術(shù)中一種分壓電路形態(tài)的耗盡型NTFT的ESD保護(hù)電路；圖7為本發(fā)明實(shí)施例提供的一種耗盡型NTFT的ESD保護(hù)電路；圖8為采用耗盡型TFT時，圖7所示的ESD保護(hù)電路結(jié)構(gòu)與圖5所示的ESD保護(hù)電路結(jié)構(gòu)所產(chǎn)生漏電流的對比圖；
圖9為圖7所示的本發(fā)明提供的ESD保護(hù)電路結(jié)構(gòu)與圖6所示的現(xiàn)有技術(shù)中的ESD保護(hù)電路放電情況的對比圖；圖10為本發(fā)明提供的另一種耗盡型PTFT的ESD的保護(hù)電路。
具體實(shí)施例方式本發(fā)明實(shí)施例提供了一種ESD保護(hù)電路、包含該保護(hù)電路的發(fā)光器件的顯示面板及該保護(hù)電路的驅(qū)動方法，用以實(shí)現(xiàn)ESD保護(hù)電路正常工作時的低功耗和ESD發(fā)生時的電荷快速泄放，從而保護(hù)了顯示面板內(nèi)部像素電路的安全。本發(fā)明實(shí)施例提供的一種ESD保護(hù)電路，包括第一薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極和柵極連接作為節(jié)點(diǎn)；第二薄膜晶體管，其漏極連接到第一功率電壓端，源極連接到數(shù)據(jù)信號端，柵極連接所述節(jié)點(diǎn)；第三薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極連接到第二功率電壓端，柵極連接到第三功率電壓端；第四薄膜晶體管，其漏極與所述節(jié)點(diǎn)相連，源極和柵極連接第二功率電壓端；自舉電容，連接于所述節(jié)點(diǎn)和數(shù)據(jù)信號端之間。較佳地，所述第一薄膜晶體管和第四薄膜晶體管為工作電流不超過I μ A的TFT。較佳地，所述第一薄膜晶體管和第四薄膜晶體管為工作電流為O. I μ A的TFT。較佳地，該ESD保護(hù)電路中，所有的薄膜晶體管均為耗盡型薄膜晶體管TFT。較佳地，該ESD保護(hù)電路中所有的薄膜晶體管均為N型耗盡型薄膜晶體管TFT時，所述第一功率電壓高于第二功率電壓，第二功率電壓高于第三功率電壓，數(shù)據(jù)信號的電壓位于第一功率電壓和第二功率電壓之間。較佳地，該ESD保護(hù)電路中所有的薄膜晶體管均為P型耗盡型薄膜晶體管TFT時，所述第一功率電壓低于第二功率電壓，第二功率電壓低于第三功率電壓，數(shù)據(jù)信號的電壓位于第一功率電壓和第二功率電壓之間。較佳地，所述自舉電容為金屬氧化物半導(dǎo)體MOS自舉電容。采用MOS自舉電容為優(yōu)選方案，也可以采用其他自舉電容，如兩層金屬結(jié)構(gòu)的自舉電容。下面結(jié)合附圖和具體實(shí)施例，對本發(fā)明進(jìn)行詳細(xì)描述。實(shí)施例I參見圖7，本發(fā)明實(shí)施例提供的一種ESD保護(hù)電路，包括第一薄膜晶體管101，其漏極連接到數(shù)據(jù)信號端Vdata，源極和柵極連接作為節(jié)點(diǎn)Vnet，連接第四薄膜晶體管104的漏極；
第二薄膜晶體管102，其漏極連接到第一功率電壓端VGH，源極連接到數(shù)據(jù)信號端Vdata，柵極連接所述節(jié)點(diǎn)Vnrt;第三薄膜晶體管103，其漏極連接到數(shù)據(jù)信號端Vdata，源極連接到第二功率電壓端VGL，柵極連接到第三功率電壓端VGL2 ；第四薄膜晶體管104的源極和柵極連接第二功率電壓端VGL ；自舉電容Cl位于節(jié)點(diǎn)Vnrt和數(shù)據(jù)信號端Vdata之間。
在本實(shí)施例I中，所有的TFT均為N型耗盡型TFT，其中，第一功率電壓VGH高于第二功率電壓VGL，第二功率電壓VGL高于第三功率電壓VGL2，數(shù)據(jù)信號的電壓位于第一功率電壓VGH和第二功率電壓VGL之間。一般情況下，VGH和VGL分別為柵極掃描信號的高電平和低電平。需要說明的是，作為優(yōu)選方案，本實(shí)施例I中，所述第一薄膜晶體管和第四薄膜晶體管為工作電流不超過I μ A的耗盡型TFT，例如所述第一薄膜晶體管和第四薄膜晶體管為工作電流為O. I μ A的耗盡型TFT。這樣做的優(yōu)點(diǎn)是，不會影響正常的輸入信號，并適當(dāng)減小功耗。同時，所述自舉電容Cl為金屬氧化物半導(dǎo)體MOS電容，其占用面積小，所以單位面積容值較大，更利于生產(chǎn)。以上說明在實(shí)施例2中也相同，不再贅述。本發(fā)明實(shí)施例I提的ESD保護(hù)電路，將第二薄膜晶體管102的柵極置于比其源極更低的電壓Vnet，將第三薄膜晶體管103的柵極置于比其源極更低的電壓VGL2，其中Vnet通過第一薄膜晶體管101和第四薄膜晶體管104分壓得到。此ESD保護(hù)電路的工作方法，包括正常工作時，第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，第二薄膜晶體管和第三薄膜晶體管斷開；當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端。具體地，正常工作時，第一薄膜晶體管101和第四薄膜晶體管104導(dǎo)通，產(chǎn)生分壓Vnet，第二薄膜晶體管102由于其柵極置于比其源極更低的電壓Vnet，第三薄膜晶體管103的柵極置于比其源極更低的電壓VGL2，所以第二薄膜晶體管102不導(dǎo)通或微通(本發(fā)明中，微通指電流不超過O. I μ A)，第三薄膜晶體管103不導(dǎo)通，因此不影響信號進(jìn)入陣列區(qū)的像素單元，由于第一薄膜晶體管101和第四薄膜晶體管104的工作電流很小，因此保持了低的功耗，且不影響VGH和VGL電壓；當(dāng)有ESD發(fā)生時，當(dāng)有正電荷在數(shù)據(jù)信號端Vdata線上積累時，Vdata的電位升高，Vnet分壓也將成比例的增高，當(dāng)Vnrt高到VGH+Vth2時，其中，Vth2為耗盡型的第二薄膜晶體管102的閾值電壓，為負(fù)值，第二薄膜晶體管102導(dǎo)通，在Vnet高于VGH時將數(shù)據(jù)信號端Vdata線上積累的電荷泄放至VGH線，同時自舉電容Cl還可以加快正電荷的泄放過程，更可靠的起到保護(hù)作用；當(dāng)有負(fù)電荷在數(shù)據(jù)信號端Vdata線上積累時，Vdata的電位降低，當(dāng)Vdata低到VGL2-Vth3時，其中，Vth3為耗盡型的第三薄膜晶體管103的閾值電壓，為負(fù)值，第三薄膜晶體管103導(dǎo)通，將負(fù)電荷泄放至VGL端。ESD發(fā)生得越嚴(yán)重，泄放電流將隨柵源間電壓的平方關(guān)系增長。如有正電荷在Vdata線上積累時，Vdata線的電位升高，此時TFTl的導(dǎo)通能力增強(qiáng)，Vnet的電壓也將增高，當(dāng)Vnet高到VGH+Vth2，其流向VGH線的電流將正比于Vnet-VGH-Vth2的平方。而且，相比圖6中的結(jié)構(gòu)，Vnet的電壓并沒有最高VGH的限制。相反如有負(fù)電荷在Vdata線上積累時，Vdata線的電位降低，當(dāng)它低到VGL2-Vth3時，其流向VGL線的電流將正比于VGL_Vdata_Vth3的平方。所以ESD發(fā)生時，它能迅速將電荷導(dǎo)走避免其損傷到內(nèi)部的像素單元。為了驗(yàn)證其正常工作時的漏電流情況，我們將本發(fā)明實(shí)施例I中的ESD保護(hù)電路結(jié)構(gòu)和圖5所示的ESD保護(hù)電路結(jié)構(gòu)漏電情況做了如下對比的電路仿真。兩個電路除了結(jié)構(gòu)不一樣外，其它都采用一致的條件。例如，均采用了同一種仿真模型，它們均含有閾值電壓為-2V的N型TFT。為了方便比較，本發(fā)明中的TFT 102、TFT103和圖5所示的ESD保護(hù)電路結(jié)構(gòu)中的TFT B301和TFT B302的寬長比也設(shè)計為同一尺寸，均為20um / 4um。VGH均為7V, VGL均為-3V, VGL2均為-5V。這種情況下，我們從OV到4V掃描Vdata的電壓，以觀察Vdata線流向VGH線和VGL線的漏電流。如圖8中可以看到，采用圖5所示的ESD保護(hù)電路結(jié)構(gòu)標(biāo)注為ivghl、ivgll、 idatal在Vdata的全程掃描中，產(chǎn)生了較大的正向漏電流，超過了 20uA。而采用本發(fā)明中的ESD保護(hù)電路在Vdata的全程掃描中，標(biāo)注為ivgh、ivgl、idata都只通過較小的TFT的漏電流，在5uA以下。為了驗(yàn)證Vnet的電壓并沒有最高VGH的限制的優(yōu)點(diǎn)，我們將本發(fā)明實(shí)施例I的ESD保護(hù)電路與圖6中電路做了如下對比仿真。兩個電路對比，本發(fā)明中TFT 101與圖6中對應(yīng)的TFT B401的連接關(guān)系不一樣，其它都采用一致的條件。均采用了同一種仿真模型，它們均含有閾值電壓為-2V的N型TFT。為了方便比較，TFT 102和TFT 103與TFT B403和TFT B404的寬長比也設(shè)計為同一尺寸。VGH均為7V，VGL均為-3V，VGL2為-6V。在這種情況下，我們從-7V到15V掃描Vdata的電壓，以觀察Vdata線流向VGH線和VGL線的保護(hù)電流。如圖9中可以看到，對于V—線負(fù)電荷積累即Vdata負(fù)壓時情況，對比電路的ivgll與本發(fā)明的ivgl幾乎重疊。但是，對比電路在正電荷積累即Vdata正壓時情況時的電流ivghl遠(yuǎn)小于本發(fā)明中的電流ivgh，說明本發(fā)明對正電荷的釋放要遠(yuǎn)好于對比電路。實(shí)施例2參見圖10，本發(fā)明實(shí)施例2提供的ESD保護(hù)電路，包括第一薄膜晶體管201，其漏極連接到數(shù)據(jù)信號端Vdata，源極和柵極連接作為節(jié)點(diǎn)Vnet，連接第四薄膜晶體管204的漏極；第二薄膜晶體管202，其漏極連接到第一功率電壓端VGL，源極連接到數(shù)據(jù)信號端Vdata，柵極連接所述節(jié)點(diǎn)Vnrt;第三薄膜晶體管203，其漏極連接到數(shù)據(jù)信號端Vdata，源極連接到第二功率電壓端VGH，柵極連接到第三功率電壓端VGH2 ；第四薄膜晶體管204的源極和柵極連接第二功率電壓端VGH ；自舉電容C2位于節(jié)點(diǎn)Vnrt和數(shù)據(jù)信號端Vdata之間。在本實(shí)施例2中，所有的TFT均為P型耗盡型TFT，其中，第一功率電壓VGL低于第二功率電壓VGH，第二功率電壓VGH低于第三功率電壓VGH2，數(shù)據(jù)信號的電壓位于第一功率電壓VGL和第二功率電壓VGH2之間。一般情況下，VGH和VGL分別為柵極掃描信號的高電平和低電平。
此ESD保護(hù)電路的工作原理，包括正常工作時，第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，第二薄膜晶體管和第三薄膜晶體管斷開；當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端。具體地，
正常工作時，小寬長比的TFT 201、TFT 204導(dǎo)通，分壓產(chǎn)生TFT 202的柵極電壓，TFT 202不導(dǎo)通或微通，TFT 203不導(dǎo)通，不影響信號進(jìn)入陣列區(qū)的像素單元，整個電路只有TFT 201、TFT 204產(chǎn)生很小的電流，以保持低的功耗和不致影響Vdata和VGH電壓；若正電荷在數(shù)據(jù)信號端Vdata積累時，數(shù)據(jù)信號端的電壓Vdata作為第三薄膜晶體管203的源極電壓，當(dāng)Vdata高到VGH2+Vth3時，第三薄膜晶體管203將導(dǎo)通，在Vdata高于VGH時，將正電荷泄放至第二功率電壓端VGH;當(dāng)有負(fù)電荷在數(shù)據(jù)信號端Vdata積累時，Vnet的電壓作為第二薄膜晶體管202的柵極電壓，當(dāng)Vnet低到VGL-Vth2時，第二薄膜晶體管202將導(dǎo)通，將負(fù)電荷泄放至第一功率電壓端VGL，自舉電容C2加快負(fù)電荷的泄放。本發(fā)明提供的一種發(fā)光器件的顯示面板，包括上述的ESD保護(hù)電路。需要說明的是，在本發(fā)明中，VGH和VGL為柵極掃描信號的高電平和低電平，也可以是專門用來ESD保護(hù)的引出線，分別引出到外電路，接到特定的電平上，這樣做的優(yōu)點(diǎn)是，使得顯示面板的抗干擾能力更強(qiáng)，缺點(diǎn)是使外部電路系統(tǒng)變得復(fù)雜。綜上所述，本發(fā)明提供的一種ESD保護(hù)電路，是針對耗盡型TFT設(shè)計的。由四個耗盡型的TFT和一個自舉電容組成。正常工作時，第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，分壓產(chǎn)生第二薄膜晶體管的柵極電壓，第二薄膜晶體管不導(dǎo)通或微通，第三薄膜晶體管不導(dǎo)通，不影響數(shù)據(jù)信號進(jìn)入陣列區(qū)的像素單元，整個電路中只有第一薄膜晶體管和第四薄膜晶體管產(chǎn)生很小的電流，從而解決了氧化物TFT以及其他類型的TFT的ESD保護(hù)電路在正常工作狀態(tài)下有較大漏電流的問題，保持了低的功耗和不影響數(shù)據(jù)信號電壓和第二功率電壓。當(dāng)有ESD發(fā)生時，能實(shí)現(xiàn)電流隨柵源間電壓的平方關(guān)系增長，從而迅速將電荷導(dǎo)走避免其損傷到內(nèi)部的像素單元。同時，對于N型的TFT，自舉電容可以加快正電荷的泄放過程，對于P型的TFT，自舉電容可以加快負(fù)電荷的泄放過程，更可靠的起到保護(hù)作用。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.一種靜電放電ESD保護(hù)電路，其特征在于，該ESD保護(hù)電路包括 第一薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極和柵極連接作為節(jié)點(diǎn)Vnrt ； 第二薄膜晶體管，其漏極連接到第一功率電壓端，源極連接到數(shù)據(jù)信號端，柵極連接所述節(jié)點(diǎn)Vn6t ； 第三薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極連接到第二功率電壓端，柵極連接到第三功率電壓端； 第四薄膜晶體管，其漏極與所述節(jié)點(diǎn)Vnrt相連，源極和柵極連接第二功率電壓端； 自舉電容，連接于所述節(jié)點(diǎn)Vnrt和數(shù)據(jù)信號端之間。
2.根據(jù)權(quán)利要求I所述的ESD保護(hù)電路，其特征在于，所述第一薄膜晶體管和第四薄膜晶體管為工作電流不超過I ii A的TFT。
3.根據(jù)權(quán)利要求2所述的ESD保護(hù)電路，其特征在于，所述第一薄膜晶體管和第四薄膜晶體管為工作電流為0. I ii A的TFT。
4.根據(jù)權(quán)利要求2所述的ESD保護(hù)電路，其特征在于，該ESD保護(hù)電路中，所有的薄膜晶體管均為耗盡型薄膜晶體管TFT。
5.根據(jù)權(quán)利要求4所述的ESD保護(hù)電路，其特征在于，該ESD保護(hù)電路中所有的薄膜晶體管均為N型耗盡型薄膜晶體管TFT時，所述第一功率電壓高于第二功率電壓，第二功率電壓高于第三功率電壓，數(shù)據(jù)信號的電壓位于第一功率電壓和第二功率電壓之間。
6.根據(jù)權(quán)利要求4所述的ESD保護(hù)電路，其特征在于，該ESD保護(hù)電路中所有的薄膜晶體管均為P型耗盡型薄膜晶體管TFT時，所述第一功率電壓低于第二功率電壓，第二功率電壓低于第三功率電壓，數(shù)據(jù)信號的電壓位于第一功率電壓和第二功率電壓之間。
7.根據(jù)權(quán)利要求I所述的ESD保護(hù)電路，其特征在于，所述自舉電容為金屬氧化物半導(dǎo)體MOS電容。
8.一種發(fā)光器件的顯示面板，其特征在于，該發(fā)光器件的顯示面板包括權(quán)利要求廣7任一權(quán)項(xiàng)所述的ESD保護(hù)電路。
9.一種權(quán)利要求f 7任一權(quán)項(xiàng)所述的ESD保護(hù)電路的驅(qū)動方法，其特征在于，該方法包括 正常工作時，第一薄膜晶體管和第四薄膜晶體管導(dǎo)通，第二薄膜晶體管和第三薄膜晶體管斷開； 當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端。
10.根據(jù)權(quán)利要求9所述的ESD保護(hù)電路的驅(qū)動方法，其特征在于，當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端，具體包括 當(dāng)所述ESD保護(hù)電路中的所有TFT均為N型TFT，并且正電荷在數(shù)據(jù)信號端積累時，Vnet作為第二薄膜晶體管的柵極電壓，當(dāng)其大于或等于第一功率電壓與第二薄膜晶體管的閾值電壓之和時，第二薄膜晶體管將導(dǎo)通，將正電荷泄放至第一功率電壓端，自舉電容加快正電荷的泄放；當(dāng)有負(fù)電荷在數(shù)據(jù)信號端積累時，數(shù)據(jù)信號端的電壓作為第三薄膜晶體管的源極電壓，當(dāng)其小于或等于第三功率電壓與第三薄膜晶體管的閾值電壓的差值時，第三薄膜晶體管導(dǎo)通，將負(fù)電荷泄放至第二功率電壓端。
11.根據(jù)權(quán)利要求9所述的ESD保護(hù)電路的驅(qū)動方法，其特征在于，當(dāng)有ESD發(fā)生時，第二薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第一功率電壓端，或第三薄膜晶體管導(dǎo)通將數(shù)據(jù)信號端積累的電荷泄放至第二功率電壓端，具體包括 當(dāng)所述ESD保護(hù)電路中的所有TFT均為P型TFT，并且正電荷在數(shù)據(jù)信號端積累時，數(shù)據(jù)信號端的電壓作為第三薄膜晶體管的柵極電壓，當(dāng)其大于或等于第三功率電壓與第三薄膜晶體管的柵極電壓之和時，第三薄膜晶體管將導(dǎo)通，將正電荷泄放至第二功率電壓端；當(dāng)有負(fù)電荷在數(shù)據(jù)信號端積累時，Vnet作為第二薄膜晶體管的柵極電壓，當(dāng)其小于或等于第一功率電壓與第二薄膜晶體管的閾值電壓之和時，第二薄膜晶體管將導(dǎo)通，將負(fù)電荷泄放至第一功率電壓端，自舉電容加快負(fù)電荷的泄放。
全文摘要
本發(fā)明公開了一種靜電放電ESD保護(hù)電路、顯示面板及驅(qū)動方法，用以實(shí)現(xiàn)ESD保護(hù)電路正常工作時的低功耗和ESD發(fā)生時的電荷快速泄放，從而保護(hù)了顯示面板內(nèi)部像素電路的安全。本發(fā)明提供的一種ESD保護(hù)電路，包括第一薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極和柵極連接作為節(jié)點(diǎn)；第二薄膜晶體管，其漏極連接到第一功率電壓端，源極連接到數(shù)據(jù)信號端，柵極連接所述節(jié)點(diǎn)；第三薄膜晶體管，其漏極連接到數(shù)據(jù)信號端，源極連接到第二功率電壓端，柵極連接到第三功率電壓端；第四薄膜晶體管，其漏極與所述節(jié)點(diǎn)相連，源極和柵極連接第二功率電壓端；自舉電容，連接于所述節(jié)點(diǎn)和數(shù)據(jù)信號端之間。
文檔編號G09G3/36GK102967973SQ20121044407
公開日2013年3月13日 申請日期2012年11月8日 優(yōu)先權(quán)日2012年11月8日
發(fā)明者段立業(yè), 吳仲遠(yuǎn) 申請人:京東方科技集團(tuán)股份有限公司