專利名稱：傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置及電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置及電子裝置，特別是涉及一種可辨識(shí)數(shù)據(jù)型態(tài)與快速大量傳輸數(shù)據(jù)的傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置。
背景技術(shù)：
按，液晶顯示器(liquid crystal display)為一種外型輕薄的平面顯示裝置(flat panel display),其具有低福射、體積小及低耗能等優(yōu)點(diǎn)，已逐漸取代傳統(tǒng)的陰極射線管顯示器(cathode ray tube display),因而被廣泛地應(yīng)用在筆記型計(jì)算機(jī)(notebookcomputer)、個(gè)人數(shù)字助理(personal digital assistant, PDA)、平面電視,或移動(dòng)電話等信息產(chǎn)品上。常見的平面顯示器包含薄膜電晶體(thin film transistor, TFT)液晶顯示器、低溫多晶娃(low temperature poly silicon, LTPS)液晶顯示器和有機(jī)發(fā)光二極管(organic light emitting diode, 0LED)顯示器等。顯示器的驅(qū)動(dòng)系統(tǒng)由一個(gè)時(shí)序控制器(timing controller)、多個(gè)源極驅(qū)動(dòng)器(source driver)以及多個(gè)柵極驅(qū)動(dòng)器(gatedriver)所構(gòu)成。再者，顯示器的驅(qū)動(dòng)系統(tǒng)與外界溝通是通過控制電路，控制電路會(huì)依據(jù)外界的訊息傳送控制參數(shù)與多個(gè)顯示數(shù)據(jù)至驅(qū)動(dòng)系統(tǒng)，以控制驅(qū)動(dòng)系統(tǒng)的所述源極驅(qū)動(dòng)器與所述柵極驅(qū)動(dòng)器對(duì)應(yīng)產(chǎn)生驅(qū)動(dòng)信號(hào)，而驅(qū)動(dòng)顯示面板產(chǎn)生影像。然而，在一般顯示器中，控制電路與驅(qū)動(dòng)系統(tǒng)之間以串聯(lián)接口傳輸時(shí)僅有一條數(shù)據(jù)傳輸線用以傳輸控制參數(shù)與顯示數(shù)據(jù)，所以，控制電路與驅(qū)動(dòng)系統(tǒng)之間的數(shù)據(jù)傳輸所花費(fèi)的時(shí)間長(zhǎng)，并且現(xiàn)今顯示器的尺寸也越來越大，使得控制電路與驅(qū)動(dòng)系統(tǒng)之間的數(shù)據(jù)傳輸所花費(fèi)的時(shí)間就越長(zhǎng)，影響了顯示器的顯示效率，除非使用并聯(lián)傳輸接口(Parallel Interface),但是如此又會(huì)增加傳輸接口接腳數(shù)目，使得顯示器的模塊機(jī)構(gòu)無法精簡(jiǎn)。因此，如何針對(duì)上述問題而提出一種新穎傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置及電子裝置，其可節(jié)省數(shù)據(jù)傳輸?shù)臅r(shí)間，進(jìn)而增加數(shù)據(jù)傳輸效率，又可以僅使用少量的傳輸線便使機(jī)構(gòu)精簡(jiǎn)，增加模塊設(shè)計(jì)的便利及彈性，解決上述的問題。

發(fā)明內(nèi)容
本發(fā)明的目的之一，在于提供一種傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯不裝置及電子裝置，其借由第一輸入端與第二輸入端以在相同時(shí)間內(nèi)傳輸大量的數(shù)據(jù)，而達(dá)到快速傳輸大量數(shù)據(jù)的目的，進(jìn)而增加傳輸效率。本發(fā)明的目的之一，在于提供一種傳輸接口電路與傳輸方法及其驅(qū)動(dòng)電路與顯不裝置及電子裝置，其借由地址解碼單元辨識(shí)數(shù)據(jù)型態(tài)，并以兩條串聯(lián)數(shù)據(jù)線傳輸，以達(dá)到快速傳輸大量數(shù)據(jù)的目的。本發(fā)明的傳輸接口包含第一輸入端、第二輸入端與處理單元。傳輸接口的傳輸方法是第一輸入端用以接收第一數(shù)據(jù)串，第二輸入端用以接收第二數(shù)據(jù)串，處理單元接收第一數(shù)據(jù)串與第二數(shù)據(jù)串，第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，處理單元依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，處理電路更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)寫入或讀取儲(chǔ)存電路。如此，本發(fā)明借由第一輸入端與第二輸入端以在相同時(shí)間內(nèi)傳輸大量的數(shù)據(jù)，而達(dá)到快速傳輸數(shù)據(jù)的目的，進(jìn)而增加傳輸效率。另外，本發(fā)明的驅(qū)動(dòng)電路包含傳輸接口。傳輸接口具有第一輸入端與第二輸入端，第一輸入端接收一第一數(shù)據(jù)串，第二輸入端接收一第二數(shù)據(jù)串，第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，傳輸接口依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至一儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取儲(chǔ)存電路。另外，本發(fā)明的傳輸方法，其步驟包含:傳送第一數(shù)據(jù)串的第一辨識(shí)比特與多個(gè)第一信息比特至傳輸接口 ；傳送 第二數(shù)據(jù)串的多個(gè)第二信息比特至傳輸接口 ；依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容；以及依據(jù)所述第二信息比特進(jìn)行寫入或讀取儲(chǔ)存電路。又，本發(fā)明的顯示裝置包含驅(qū)動(dòng)電路與傳輸接口。驅(qū)動(dòng)電路驅(qū)動(dòng)顯示裝置，傳輸接口具有第一輸入端與第二輸入端，第一輸入端接收第一數(shù)據(jù)串，第二輸入端接收第二數(shù)據(jù)串，第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，傳輸接口依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取儲(chǔ)存電路。再者，本發(fā)明的電子裝置包含主處理器、驅(qū)動(dòng)電路與傳輸接口。主處理器產(chǎn)生第一數(shù)據(jù)串與第二數(shù)據(jù)串，驅(qū)動(dòng)電路依據(jù)第一數(shù)據(jù)串與第二數(shù)據(jù)串，驅(qū)動(dòng)顯示面板，傳輸接口具有第一輸入端與第二輸入端，第一輸入端接收第一數(shù)據(jù)串，第二輸入端接收第二數(shù)據(jù)串，第一數(shù)據(jù)串具有第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，傳輸接口依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取儲(chǔ)存電路。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征以及優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1為本發(fā)明的一實(shí)施例的顯示裝置的驅(qū)動(dòng)架構(gòu)的是示意圖；圖2為本發(fā)明的一實(shí)施例的顯示電路的方塊圖；圖3為本發(fā)明的一實(shí)施例的顯示電路的傳輸接口的方塊圖；圖4為本發(fā)明的一實(shí)施例的處理單元的方塊圖；圖5為本發(fā)明的控制暫存單元與顯示存儲(chǔ)單元的內(nèi)部詳細(xì)電路的電路圖；圖6為本發(fā)明的第一實(shí)施例的第一傳輸線與第二傳輸線的波形圖；圖7為本發(fā)明的第二實(shí)施例的第一傳輸線與第二傳輸線的波形圖8為本發(fā)明的第三實(shí)施例的第一傳輸線與第二傳輸線的波形圖；圖9為本發(fā)明的第四實(shí)施例的第一傳輸線與第二傳輸線的波形圖；圖10為本發(fā)明的第五實(shí)施例的第一傳輸線與第二傳輸線的波形圖；圖11為圖9的選擇數(shù)據(jù)格式的示意圖；圖12為本發(fā)明的第一實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D；圖13為本發(fā)明的第二實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D；圖14為本發(fā)明的第三實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D；圖15為本發(fā)明的第四實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D；以及圖16為本發(fā)明的第五實(shí)施例的第一傳輸線與第二傳輸線的波形圖。圖號(hào)簡(jiǎn)單說明本發(fā)明:1主處理器2顯示驅(qū)動(dòng)電路20 傳輸接口200邏輯電路202除頻單元204輸入輸出單元206第一移位暫存單元208第一拴鎖單元210第二移位暫存單元212第二拴鎖單元214處理單元2140 時(shí)鐘控制單元2142地址解碼單元2144 地址拴鎖單元2146選擇單元2148 第一數(shù)據(jù)拴鎖單元2150數(shù)據(jù)切換單元2152 第二數(shù)據(jù)拴鎖單元22 控制暫存單元220000-220255 解碼單元222000-222255 寫入邏輯單元 224000-224255 儲(chǔ)存單元226000-226255 讀取邏輯單元 228000-228255 輸出單元23 時(shí)序控制單元24電源單元26 掃描驅(qū)動(dòng)單元27顯示存儲(chǔ)單元28 數(shù)據(jù)驅(qū)動(dòng)模塊280線緩沖單元282 數(shù)據(jù)拴鎖單元284數(shù)據(jù)驅(qū)動(dòng)單元3 顯示面板
具體實(shí)施例方式為進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段以及其功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置及電子裝置的具體實(shí)施方式
、結(jié)構(gòu)、流程、特征及其功效，詳細(xì)說明如后。在說明書及權(quán)利要求當(dāng)中使用了某些詞匯來指稱特定的元件。所屬領(lǐng)域中具有公知常識(shí)者應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來稱呼同一個(gè)元件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分元件的方式，而是以元件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說明書及權(quán)利要求當(dāng)中所提及的“包含”為開放式的用語(yǔ)，故應(yīng)解釋成“包含但不限定于”。以外，“耦接” 一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接于該第二裝置，或通過其他裝置或連接手段間接地電氣連接至該第二裝置。請(qǐng)參閱圖1,為本發(fā)明的一實(shí)施例的顯示裝置的驅(qū)動(dòng)架構(gòu)的示意圖。如圖所示,本實(shí)施例的顯示裝置的驅(qū)動(dòng)架構(gòu)包含主處理器1、顯示驅(qū)動(dòng)電路2與顯示面板3。主處理器I為電子裝置(例如計(jì)算機(jī)、手持式裝置、移動(dòng)通訊裝置)內(nèi)的電路，而依據(jù)顯示裝置所要顯示的影像，控制顯示驅(qū)動(dòng)電路2據(jù)以驅(qū)動(dòng)顯示面板3顯示影像。舉例來說，顯示裝置連接例如為計(jì)算機(jī)系統(tǒng)的電子裝置，計(jì)算機(jī)系統(tǒng)欲播放動(dòng)畫影像時(shí)，則會(huì)通過主處理器I傳送顯示影像至顯示驅(qū)動(dòng)電路2，以驅(qū)動(dòng)顯示面板3顯示影像。主處理器I耦接顯示驅(qū)動(dòng)電路2。在本實(shí)施例中，主處理器I與顯示驅(qū)動(dòng)電路2之間的連接有4條傳輸線，其分別為致能線XCS、時(shí)鐘線SCL、第一傳輸線SDO與第二傳輸線SDl0主處理器I產(chǎn)生致能信號(hào)，并通過致能線XCS傳送致能信號(hào)至顯示驅(qū)動(dòng)電路2，以致能顯示驅(qū)動(dòng)電路2。主處理器I產(chǎn)生時(shí)鐘信號(hào)，并通過時(shí)鐘線SCL傳送時(shí)鐘信號(hào)至顯示驅(qū)動(dòng)電路2。主處理器I產(chǎn)生至少一控制參數(shù)與控制參數(shù)地址或多個(gè)顯示數(shù)據(jù)與顯示數(shù)據(jù)地址，并通過第一傳輸線SDO與第二傳輸線SDl而依據(jù)時(shí)鐘信號(hào)、控制參數(shù)地址或顯示數(shù)據(jù)地址，據(jù)以傳送控制參數(shù)或所述顯示數(shù)據(jù)至顯示驅(qū)動(dòng)電路2，進(jìn)而控制顯示驅(qū)動(dòng)電路2驅(qū)動(dòng)顯示面板3。顯示驅(qū)動(dòng)電路2依據(jù)控制參數(shù)與所述顯示數(shù)據(jù)而產(chǎn)生掃描驅(qū)動(dòng)信號(hào)(scansignal)與多個(gè)數(shù)據(jù)驅(qū)動(dòng)信號(hào)(data signals)至顯示面板3,以驅(qū)動(dòng)顯示面板3顯示影像。請(qǐng)一并參閱圖2，為本發(fā)明的一實(shí)施例的顯示電路的方塊圖。如圖所示，本實(shí)施例的顯示驅(qū)動(dòng)電路2包含傳輸接口 20、控制暫存單元22、時(shí)序控制單元23、電源單元24、掃描驅(qū)動(dòng)單元26、顯示存儲(chǔ)單元27與數(shù)據(jù)驅(qū)動(dòng)模塊28。傳輸接口 20耦接主處理器1，且傳輸接口 20與主處理器I之間有4條傳輸線，也就是致能線XCS、時(shí)鐘線SCL、第一傳輸線SDO與第二傳輸線SDl。本發(fā)明的傳輸接口為序列周邊接口(Serial Perpheral Interface, SPI),即傳輸接口 20包含第一輸入端與第二輸入端,其分別稱接第一傳輸線SDO與第二傳輸線SDl并據(jù)以接收序列的數(shù)據(jù)。第一輸入端用以接收第一傳輸線SDO傳送的第一數(shù)據(jù)串，而第二輸入端用以接收第二傳輸線SDl傳送的第二數(shù)據(jù)串。第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，傳輸接口 20依據(jù)第一辨識(shí)比特與所述第一信息比特，據(jù)以辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容。傳輸接口 20更依據(jù)所述第二信息比特進(jìn)行寫入或讀取儲(chǔ)存電路，其中，儲(chǔ)存電路包含控制暫存單元22與顯示存儲(chǔ)單元27。由于本實(shí)施例的傳輸接口可以應(yīng)用于顯示面板領(lǐng)域，所以上述所述參數(shù)與所述數(shù)據(jù)相當(dāng)于所述控制參數(shù)與所述顯示數(shù)據(jù)，而所述第一信息比特包含控制參數(shù)地址或顯示數(shù)據(jù)地址，并所述第一信息比特與所述第二信息比特于其他周期包含控制參數(shù)或顯示數(shù)據(jù)。但本發(fā)明的傳輸接口并不局限應(yīng)用顯示面板領(lǐng)域，亦可應(yīng)用于其他需要傳輸接口任何電子裝置。另外，第二數(shù)據(jù)串更包含第二辨識(shí)比特，傳輸接口 20依據(jù)第二辨識(shí)比特辨識(shí)所述第二信息比特為所述參數(shù)或是所述參數(shù)的長(zhǎng)度，也就是所述控制參數(shù)或是所述控制參數(shù)的長(zhǎng)度。基于上述，傳輸接口 20依據(jù)第一傳輸線SDO與第二傳輸線SDl傳輸?shù)目刂茀?shù)、控制參數(shù)地址或所述顯示數(shù)據(jù)與顯示數(shù)據(jù)地址，而分別傳送至控制暫存單元22與顯示存儲(chǔ)單元27。
控制暫存單元22耦接傳輸接口 20，而依據(jù)傳輸接口 20傳輸?shù)目刂茀?shù)地址儲(chǔ)存控制參數(shù)，并產(chǎn)生第一控制信號(hào)與第二控制信號(hào)，時(shí)序控制單元23耦接控制暫存單元22，并依據(jù)第一控制信號(hào)而產(chǎn)生時(shí)序信號(hào)，且傳送時(shí)序信號(hào)至掃描驅(qū)動(dòng)單元26、顯示存儲(chǔ)單元27與數(shù)據(jù)驅(qū)動(dòng)模塊28，以控制掃描驅(qū)動(dòng)單元26、顯示存儲(chǔ)單元27與數(shù)據(jù)驅(qū)動(dòng)模塊28的時(shí)序。電源單元24耦接控制暫存單元22，并依據(jù)第二控制信號(hào)產(chǎn)生第一電源信號(hào)與第二電源信號(hào)，且分別傳送第一電源信號(hào)與第二電源信號(hào)至掃描驅(qū)動(dòng)單元26與數(shù)據(jù)驅(qū)動(dòng)模塊28。掃描驅(qū)動(dòng)單元26耦接電源單元24與時(shí)序控制單元23，并依據(jù)時(shí)序信號(hào)與第一電源信號(hào)產(chǎn)生掃描驅(qū)動(dòng)信號(hào)，以驅(qū)動(dòng)顯示面板的多條掃描線的至少一條。顯示存儲(chǔ)單元27依據(jù)傳輸接口 20傳送的顯示數(shù)據(jù)地址儲(chǔ)存所述顯示數(shù)據(jù)，接著，顯示存儲(chǔ)單元27依據(jù)時(shí)序信號(hào)而被數(shù)據(jù)驅(qū)動(dòng)模塊28讀取所述顯示數(shù)據(jù)。數(shù)據(jù)驅(qū)動(dòng)模塊28耦接電源單元24、時(shí)序控制單元23與顯示存儲(chǔ)單元27。數(shù)據(jù)驅(qū)動(dòng)模塊28依據(jù)第二電源信號(hào)、時(shí)序信號(hào)與所述顯示數(shù)據(jù)而產(chǎn)生多個(gè)數(shù)據(jù)驅(qū)動(dòng)信號(hào)，并傳送所述數(shù)據(jù)驅(qū)動(dòng)信號(hào)至顯示面板，以驅(qū)動(dòng)顯示面板的多條數(shù)據(jù)線。此外，數(shù)據(jù)驅(qū)動(dòng)模塊28包含線緩沖單元280、數(shù)據(jù)拴鎖單元282與數(shù)據(jù)驅(qū)動(dòng)單元284。線緩沖單元280稱接顯示存儲(chǔ)單元27與時(shí)序控制單元23,并依據(jù)時(shí)序信號(hào)讀取顯示存儲(chǔ)單元27所儲(chǔ)存的所述顯示數(shù)據(jù)，而暫存所述顯示數(shù)據(jù)。數(shù)據(jù)拴鎖單元282耦接時(shí)序控制單元23與線緩沖單元280，并依據(jù)時(shí)序信號(hào)拴鎖線緩沖單元280輸出的所述顯示數(shù)據(jù)，且輸出所述顯示數(shù)據(jù)至數(shù)據(jù)驅(qū)動(dòng)單元284。數(shù)據(jù)驅(qū)動(dòng)單元284耦接電源單元24與數(shù)據(jù)拴鎖單元282，并依據(jù)第二電源信號(hào)與數(shù)據(jù)拴鎖單元282輸出的所述顯示數(shù)據(jù)，而產(chǎn)生所述數(shù)據(jù)驅(qū)動(dòng)信號(hào)并傳送所述數(shù)據(jù)驅(qū)動(dòng)信號(hào)至顯示面板，以驅(qū)動(dòng)顯示面板的所述數(shù)據(jù)線。請(qǐng)一并參閱圖3，為本發(fā)明的一實(shí)施例的顯示電路的傳輸電路的方塊圖。如圖所示，本發(fā)明的傳輸接口 20包含邏輯電路200、除頻單元202、輸入輸出單元204、第一移位暫存單元206、第一拴鎖單元208、第二移位暫存單元210、第二拴鎖單元212與處理單元214。邏輯電路200耦接致能線XCS與時(shí)鐘線SCL，并依據(jù)致能線XCS的致能信號(hào)與時(shí)鐘線SCL的第一時(shí)鐘信號(hào)，而產(chǎn)生第二時(shí)鐘信號(hào)，且傳送第二時(shí)鐘信號(hào)至除頻單元202、第一移位暫存單元206與第二移位暫存單元210。在本實(shí)施例中，邏輯電路200具有第一輸入端、第二輸入端與輸出端，邏輯電路200的第一輸入端與第二輸入端分別接收致能信號(hào)與第一時(shí)鐘信號(hào)。在致能信號(hào)為低準(zhǔn)位信號(hào)(例如邏輯“O”)時(shí)，邏輯電路200則輸出第二時(shí)鐘信號(hào)，并傳送第二時(shí)鐘信號(hào)至除頻單元202、第一移位暫存單元206與第二移位暫存單元210，以控制除頻單元202、第一移位暫存單元206與第二移位暫存單元210的時(shí)序。此夕卜，本實(shí)施例的邏輯電路200僅為一個(gè)實(shí)施例，并不局限于兩個(gè)反相器和與門，亦可由其他邏輯元件改變。除頻單元202耦接邏輯電路200，并接收第二時(shí)鐘信號(hào)而除頻第二時(shí)鐘信號(hào)后產(chǎn)生除頻信號(hào)CLK，且傳送除頻信號(hào)CLK至第一拴鎖單元208、第二拴鎖單元212與處理單元214。在本實(shí)施例中，除頻單元202為1/9的除頻電路，也就是將除9倍的第二時(shí)鐘信號(hào)而產(chǎn)生除頻信號(hào)CLK。輸入輸出單元204耦接第一數(shù)據(jù)傳輸線SDO與第二數(shù)據(jù)傳輸線SDl，以接收控制參數(shù)與控制參數(shù)地址或所述顯示數(shù)據(jù)與所述顯示數(shù)據(jù)地址。第一移位暫存單元206耦接邏輯電路200與輸入輸出單元204，第一移位暫存單元206依據(jù)邏輯電路200輸出的第二時(shí)鐘信號(hào)而儲(chǔ)存第一傳輸線SDO的第一數(shù)據(jù)串的第一辨識(shí)比特與所述第一信息比特，并輸出第一辨識(shí)比特與所述第一信息比特。同理，第二移位暫存單元210耦接邏輯電路200與輸入輸出單元204，第二移位暫存單元210依據(jù)邏輯電路200輸出的第二時(shí)鐘信號(hào)而儲(chǔ)存第二傳輸線SDl的第二數(shù)據(jù)串的第二辨識(shí)比特與所述第二信息比特，并輸出該第二辨識(shí)比特與所述第二信息比特。第一拴鎖單元208耦接第一移位暫存單元206，并依據(jù)除頻信號(hào)CLK拴鎖第一移位暫存單元206輸出的第一辨識(shí)比特與所述第一信息比特，之后，更依據(jù)除頻信號(hào)CLK輸出第一辨識(shí)比特與所述第一信息比特至處理單元214。同理，第二拴鎖單元212耦接第二移位暫存單元210，并依據(jù)除頻信號(hào)CLK拴鎖第二移位暫存單元210輸出的第二辨識(shí)比特與所述第二信息比特，之后，更依據(jù)除頻信號(hào)CLK輸出第二辨識(shí)比特與所述第二信息比特至處理單元 214。處理單元214耦接第一拴鎖單元208與第二拴鎖單元212，并依據(jù)除頻信號(hào)CLK接收第一拴鎖單元208輸出的第一數(shù)據(jù)串的第一辨識(shí)比特與所述第一信息比特，以及接收第二拴鎖單元212輸出的第二數(shù)據(jù)串的第二辨識(shí)比特與所述第二信息比特。處理單元214依據(jù)第一辨識(shí)比特、第二辨識(shí)比特、所述第一信息比特與所述第二信息比特而得知之后是接收控制參數(shù)或是顯示數(shù)據(jù)，并依據(jù)所述第一信息比特而傳送控制參數(shù)至控制暫存單元22，或是傳送顯示數(shù)據(jù)至顯示存儲(chǔ)單元27。也就是，處理單元214依據(jù)第一辨識(shí)比特與所述第一信息比特，據(jù)以辨識(shí)寫入所述控制參數(shù)或所述顯示數(shù)據(jù)至控制暫存單元22或顯示存儲(chǔ)單元27，還是從控制暫存單元22或顯示存儲(chǔ)單元27讀取所儲(chǔ)存的內(nèi)容。處理單元214更依據(jù)所述第二信息比特進(jìn)行寫入或讀取控制暫存單元22或顯示存儲(chǔ)單元27。如此，本發(fā)明借由傳輸接口 20的第一輸入端與第二輸入端同時(shí)傳輸數(shù)據(jù)至處理單元214，而達(dá)到快速傳輸大量數(shù)據(jù)的目的，進(jìn)而增加傳輸效率。其中，關(guān)于處理單元214如何依據(jù)所述第一信息比特而傳送控制參數(shù)至控制暫存單元22,或是傳送顯示數(shù)據(jù)至顯示存儲(chǔ)單元27下面會(huì)詳細(xì)說明。請(qǐng)一并參閱圖4，為本發(fā)明的一實(shí)施例的處理單元的方塊圖。如圖所示，本實(shí)施例的處理單元214包含時(shí)鐘控制單元2140、地址解碼單元2142、地址栓鎖單元2144、選擇單元2146、第一數(shù)據(jù)拴鎖單元2148、數(shù)據(jù)切換單元2150與第二數(shù)據(jù)拴鎖單元2152。時(shí)鐘控制單元2140接收第一傳輸線SDO的第一數(shù)據(jù)串的第一辨識(shí)比特、第二傳輸線SDl的第二數(shù)據(jù)串的第二辨識(shí)比特與除頻信號(hào)CLK，地址解碼單元2142接收所述第一信息比特，而此所述第一信息比特包含多個(gè)地址比特，所以，地址解碼單元2142解碼所述第一信息比特，產(chǎn)生第一解碼信號(hào)，以得知所述第一信息比特為參數(shù)地址或數(shù)據(jù)比特，其中第一解碼信號(hào)可通過至少一條信號(hào)線進(jìn)行傳輸。之后，地址解碼單元2142傳送第一解碼信號(hào)至?xí)r鐘控制單元2140，時(shí)鐘控制單元2140依據(jù)第一解碼信號(hào)而得知所述第一信息比特為參數(shù)地址或數(shù)據(jù)地址后，再依據(jù)第一辨識(shí)比特而決定是寫入或讀取的動(dòng)作，并對(duì)應(yīng)產(chǎn)生參數(shù)讀取信號(hào)CMDRD、參數(shù)寫入信號(hào)CMDWR、數(shù)據(jù)讀取信號(hào)MGRD或數(shù)據(jù)寫入信號(hào)MGWR，而傳送參數(shù)讀取信號(hào)CMDRD或參數(shù)寫入信號(hào)CMDWR至控制暫存單元22，據(jù)以寫入控制參數(shù)至控制暫存器22，或從控制暫存單元22讀取所儲(chǔ)存的控制參數(shù)，或者傳送數(shù)據(jù)讀取信號(hào)MGRD或數(shù)據(jù)寫入信號(hào)IMGWR至顯示存儲(chǔ)單元27，以控制寫入顯示數(shù)據(jù)至顯示存儲(chǔ)單元27或從顯示存儲(chǔ)單元27讀取所儲(chǔ)存的顯示數(shù)據(jù)。如此，本發(fā)明借由地址解碼單元2142辨識(shí)數(shù)據(jù)型態(tài)，以達(dá)到正確傳輸數(shù)據(jù)的目的。
地址拴鎖單元2144耦接時(shí)鐘控制單元2140，并接收所述第一信息比特，而依據(jù)時(shí)鐘控制單元2140傳送的地址命令信號(hào)而傳送所述第一信息比特至控制暫存單元22或顯示存儲(chǔ)單元27。時(shí)鐘控制單元2140接收第一解碼信號(hào)而得知第一傳輸線SDO與第二傳輸線SDl后續(xù)傳送的所述第一信息比特與所述第二信息比特為控制參數(shù)或是顯示數(shù)據(jù)，若為控制參數(shù)時(shí)，時(shí)鐘控制單元2140則產(chǎn)生選擇信號(hào)，并傳送選擇信號(hào)至選擇單元2146，以控制選擇單元2146輸出控制參數(shù)至控制暫存單元22 ;若為顯示數(shù)據(jù)時(shí)，時(shí)鐘控制單元2140則產(chǎn)生拴鎖信號(hào)，并傳送拴鎖信號(hào)至第一數(shù)據(jù)拴鎖單元2148。第一數(shù)據(jù)拴鎖單元2148接收拴鎖信號(hào)、第一傳輸線SDO傳送的所述顯示數(shù)據(jù)，以及第二傳輸線SDl傳送的所述顯示數(shù)據(jù)，當(dāng)顯示存儲(chǔ)單元27接收到數(shù)據(jù)寫入信號(hào)IMGWR時(shí)，顯示存儲(chǔ)單元27寫入來自于第一數(shù)據(jù)栓鎖單元2148的顯示數(shù)據(jù)。另外，時(shí)鐘控制單元2140依據(jù)第一辨識(shí)比特SDO[8]而辨識(shí)讀取控制暫存單元22所儲(chǔ)存的所述控制參數(shù)或是讀取顯示存儲(chǔ)單元27所儲(chǔ)存的所述顯示數(shù)據(jù)時(shí)，時(shí)鐘控制單元2140則產(chǎn)生切換信號(hào)與讀取信號(hào)，并分別傳送切換信號(hào)與讀取信號(hào)至數(shù)據(jù)切換單元2150與第二數(shù)據(jù)拴鎖單元2152，以讀取控制暫存單元22所儲(chǔ)存的所述控制參數(shù)或是顯示存儲(chǔ)單元27所儲(chǔ)存的所述顯示數(shù)據(jù)。例如時(shí)鐘控制單元2140產(chǎn)生參數(shù)讀取信號(hào)CMDRD至控制暫存單元22，而驅(qū)使控制暫存單元22輸出所儲(chǔ)存的所述控制參數(shù)至數(shù)據(jù)切換單元2150，此時(shí)，時(shí)鐘控制單元2140傳送切換信號(hào)至數(shù)據(jù)切換單元2150，以控制數(shù)據(jù)切換單元2150切換輸出所接收的所述控制參數(shù)至第二數(shù)據(jù)拴鎖單元2152，此時(shí)，時(shí)鐘控制單元2140也會(huì)傳送讀取信號(hào)至第二數(shù)據(jù)拴鎖單元2152，而控制第二數(shù)據(jù)拴鎖單元2152輸出所拴鎖的所述控制參數(shù)至主處理器1，以完成讀取控制暫存單元22所儲(chǔ)存的所述控制參數(shù)的動(dòng)作。同理，讀取顯示存儲(chǔ)單元27所儲(chǔ)存的所述顯示數(shù)據(jù)的方式也和讀取控制暫存單元22的所述控制參數(shù)相同，于此將不再贅述。請(qǐng)一并參閱圖5，是本發(fā)明的控制暫存單元與顯示存儲(chǔ)單元的內(nèi)部詳細(xì)電路的電路圖。如圖所示，本實(shí)施例的控制暫存單元22與顯示存儲(chǔ)單元27共同包含多個(gè)解碼單元220000-220255、多個(gè)寫入邏輯單元222000-222255、多個(gè)儲(chǔ)存單元224000-224255、多個(gè)讀取邏輯單元226000-226255與多個(gè)輸出單元228000-228255。在本實(shí)施例中，本實(shí)施例的控制暫存單元22與顯示存儲(chǔ)單元27的儲(chǔ)存地址為8比特，所以總共有256個(gè)儲(chǔ)存位置，然而其他的實(shí)施例中，儲(chǔ)存地址的長(zhǎng)度不以8比特為限，亦可以為4、7，或是16比特。此處需注意的地方，由于控制暫存單元22與顯示存儲(chǔ)單元27的儲(chǔ)存地址為8比特，所以總共有256個(gè)儲(chǔ)存位置，也因?yàn)榭刂茣捍鎲卧?2與顯示存儲(chǔ)單元27共用256個(gè)儲(chǔ)存位置，所以256個(gè)儲(chǔ)存位置中部分的儲(chǔ)存位置提供給控制暫存單元22使用，而其他部分儲(chǔ)存位置則提供給顯示存儲(chǔ)單元27使用，在本實(shí)施例中，所述第一信息比特為00100010的第034個(gè)儲(chǔ)存位置提供給顯示存儲(chǔ)單元27使用，此時(shí)，儲(chǔ)存單元224034則為存儲(chǔ)單元而非暫存器，其余儲(chǔ)存位置皆提供給控制暫存單元22使用。所述解碼單元220000-220255皆會(huì)接收所述第一信息比特，也就是所述地址比特。而當(dāng)所述解碼單元220000-220255的解碼到所述第一信息比特時(shí)，則輸出第二解碼信號(hào)至對(duì)應(yīng)的寫入邏輯單元或讀取邏輯單元。例如所述第一信息比特為00000001時(shí)，解碼單元220001的輸出端則會(huì)產(chǎn)生第二解碼信號(hào)(即解碼信號(hào)為邏輯“I”)，并傳送第二解碼信號(hào)至對(duì)應(yīng)的寫入邏輯單元222001或讀取邏輯單元226001。
此時(shí)，當(dāng)寫入邏輯單元222001接收到參數(shù)寫入信號(hào)CMDWR或讀取邏輯單元226001接收到參數(shù)讀取信號(hào)CMDRD時(shí)，則會(huì)寫入所述控制參數(shù)至對(duì)應(yīng)的儲(chǔ)存單元224001，或從對(duì)應(yīng)的儲(chǔ)存單元224001讀取所儲(chǔ)存的所述控制參數(shù)。在本實(shí)施例中，由于解碼單元220001解碼所述第一信息比特為所述參數(shù)地址，所以，儲(chǔ)存單元224001為暫存器，并且此儲(chǔ)存單元224001為多暫存器(Multi register),以儲(chǔ)存大于一個(gè)字節(jié)的所述控制參數(shù)。此外，當(dāng)所述控制參數(shù)僅為一個(gè)字節(jié)以內(nèi)的參數(shù)，則僅需要單暫存器(Single register)的儲(chǔ)存單元，也就是圖5所示的儲(chǔ)存單元224000?？刂茣捍鎲卧?2使用的所述儲(chǔ)存單元220000-220033，220035-220255分別耦接所述寫入邏輯單元222000-222033,222035-222255與選擇單元2146，即所述儲(chǔ)存單元220000-220033, 220035-220255的時(shí)鐘端分別耦接所述寫入邏輯單元222000-222033，222035-222255，而所述儲(chǔ)存單元220000-220033，220035-220255的輸入端耦接選擇單元2146。當(dāng)所述寫入邏輯單元222000-222033,222035-222255的接收到第二解碼信號(hào)與參數(shù)寫入信號(hào)CMDWR時(shí)，例如寫入邏輯單元222001收到第二解碼信號(hào)與參數(shù)寫入信號(hào)CMDWR時(shí)，寫入邏輯單元222001則產(chǎn)生寫入時(shí)鐘信號(hào)至對(duì)應(yīng)的儲(chǔ)存單元224001，此時(shí)，選擇單元2146則對(duì)應(yīng)傳送所述控制參數(shù)而寫入至對(duì)應(yīng)的儲(chǔ)存單元224001。同理，顯示存儲(chǔ)單元27使用的儲(chǔ)存單元224034耦接所述寫入邏輯單元222034與第一數(shù)據(jù)拴鎖單元2148，當(dāng)寫入邏輯單元222034收到第二解碼信號(hào)與數(shù)據(jù)寫入信號(hào)IMGWR時(shí)，寫入邏輯單元222001則產(chǎn)生寫入時(shí)鐘信號(hào)至對(duì)應(yīng)的儲(chǔ)存單元224034，此時(shí)，第一數(shù)據(jù)拴鎖單元2148則對(duì)應(yīng)傳送所述顯示數(shù)據(jù)而寫入至對(duì)應(yīng)的儲(chǔ)存單元224034。所述輸出單元228000-228255分別耦接所述儲(chǔ)存單元224000-224255的輸出端，并所述輸出單元228000-228255的致能端分別耦接所述讀取邏輯單元226000-226255，當(dāng)所述讀取邏輯單元226000-226255的接收到第二解碼信號(hào)之外，又接收到參數(shù)讀取信號(hào)CMDRD或數(shù)據(jù)讀取信號(hào)IMGRD時(shí)，例如讀取邏輯單元226001收到第二解碼信號(hào)與參數(shù)讀取信號(hào)CMDRD時(shí)，則讀取邏輯單元226001產(chǎn)生讀取致能信號(hào)，并傳送讀取致能信號(hào)至對(duì)應(yīng)的輸出單元228001，而讀取對(duì)應(yīng)的暫存單元224001所儲(chǔ)存的所述控制參數(shù)至主處理器I?；谏鲜?，顯示存儲(chǔ)單元27內(nèi)部?jī)?chǔ)存與讀取的方式也和控制暫存單元22相似，在此就不再加以贅述。另外，至于處理單元214分別傳送控制參數(shù)與顯示數(shù)據(jù)至控制暫存單元22與顯示存儲(chǔ)單元27，其詳細(xì)說明如下所述。請(qǐng)一并參閱圖6，為本發(fā)明的第一實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例說明傳輸接口用以讀取顯示驅(qū)動(dòng)電路2的控制參數(shù)至主處理器1，在第一周期中，第一傳輸線SDO傳送第一數(shù)據(jù)串，第二傳輸線SDl傳送第二數(shù)據(jù)串，在第二周期中，第一傳輸線SDO傳送第三數(shù)據(jù)串，第二傳輸線SDl傳送第四數(shù)據(jù)串，以此類推。在本實(shí)施例中，第一傳輸線SDO與第二傳輸線SDl每一周期所傳輸?shù)臄?shù)據(jù)串所包含的多個(gè)比特?cái)?shù)為9個(gè)比特，其中在第一個(gè)周期中，第9比特為第一辨識(shí)比特，其用以辨識(shí)讀取或是寫入。本實(shí)施例的第一辨識(shí)比特為邏輯“ I ”則代表為讀取，反之，若第一辨識(shí)比特為邏輯“O”則代表為寫入。在第一個(gè)讀取周期(即第一周期)中，第I 8比特為所述第一信息比特，地址解碼單元2142可辨識(shí)所述第一信息比特而得知為參數(shù)型態(tài)或是數(shù)據(jù)型態(tài)，本實(shí)施例為參數(shù)型態(tài)，并在第二傳輸線SDl接收的第二數(shù)據(jù)串中第二辨識(shí)比特決定傳輸?shù)膮?shù)或數(shù)據(jù)是否為一個(gè)或多個(gè)字節(jié)(Byte)。在本實(shí)施例中，第二辨識(shí)比特為邏輯“1”，所以，傳輸?shù)膮?shù)或數(shù)據(jù)為一個(gè)字節(jié)(Byte)，并在第二讀取周期(即第二周期)中，第一傳輸線SDO所傳輸?shù)牡贗 8比特則為控制參數(shù)，則傳輸接口 20將此控制參數(shù)讀取至主處理器1，以完成讀取的動(dòng)作。另外，當(dāng)?shù)诙孀R(shí)比特為邏輯“I”時(shí)，亦可將所述控制參數(shù)放置于第二傳輸線SDl的第二數(shù)據(jù)串的第1-8比特的所述第二信息比特。請(qǐng)一并參閱圖7，為本發(fā)明的第二實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例與圖6的實(shí)施例不同之處，在于本實(shí)施例亦為參數(shù)型態(tài)，第二辨識(shí)比特為邏輯“0”，所以，傳輸?shù)膮?shù)或數(shù)據(jù)為多個(gè)字節(jié)(Byte)，因此，在第一周期中的第二信息比特決定后續(xù)控制參數(shù)的長(zhǎng)度(Byte_length)，在本實(shí)施例中，第二信息比特為2時(shí)，則表示第二周期中的第一傳輸線SDO中第一數(shù)據(jù)串的8比特與第二傳輸線SDl中第二數(shù)據(jù)串的8個(gè)比特皆為控制參數(shù)。此外，由于本實(shí)施例為讀取參數(shù)控制，所以，在第一周期時(shí)，為主處理器I經(jīng)由第一傳輸線SDO與第二傳輸線SDl傳送所述第一信息比特與所述第二信息比特至傳輸接口20，而在第二周期時(shí)，則為從控制暫存單元22讀取所述控制參數(shù)至主處理器I。請(qǐng)參閱圖8，為本發(fā)明的第三實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例與上一個(gè)實(shí)施例不同之處，在于本實(shí)施例為主處理器I寫入控制參數(shù)至控制暫存單元22，即第一傳輸線SDO傳輸至傳輸接口 20的第一個(gè)寫入周期(即第一周期)中的第9比特，也就是第一辨識(shí)比特為邏輯“O”時(shí)，并且第1-8比特的第一信息比特被辨識(shí)為控制參數(shù)地址，所以，傳輸接口 20將會(huì)使用控制參數(shù)地址寫入控制參數(shù)至控制暫存單元22。換言之，傳輸接口 20由第二傳輸線SDl的第9比特的第二辨識(shí)比特可得知后續(xù)控制參數(shù)的狀態(tài)，即在第一個(gè)寫入周期的第二傳輸線SDl的第9比特的第二辨識(shí)比特為邏輯“I”時(shí)，則表示第二傳輸線SDl的第1-8比特的第二信息比特為控制參數(shù)，并將此控制參數(shù)寫入至控制暫存單元22。請(qǐng)參閱圖9，為本發(fā)明的第四實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例與上述的實(shí)施例不同之處在于，當(dāng)?shù)谝粋€(gè)寫入周期(即第一周期)的第9比特的第二辨識(shí)比特為邏輯“O”時(shí)，則表示第二傳輸線SDl的第1-8比特的第二信息比特為后續(xù)控制參數(shù)的數(shù)據(jù)長(zhǎng)度(Byte_length),也就是主處理器I告知傳輸接口 20要傳送多少控制參數(shù)的數(shù)據(jù)長(zhǎng)度至控制暫存單元22。如圖8所示，由第一個(gè)寫入周期(即第一周期)中第二傳輸線SDl的第1-8比特得知后續(xù)寫入周期中第一傳輸線SDO與第二傳輸線SDl所傳送的控制參數(shù)的數(shù)據(jù)長(zhǎng)度，例如由第一個(gè)寫入周期(即第一周期)中第二傳輸線SDl的第1-8比特為“00000001”，得知后續(xù)寫入控制參數(shù)的數(shù)據(jù)長(zhǎng)度為8個(gè)比特，若是“00000010”則表示數(shù)據(jù)長(zhǎng)度為16個(gè)比特，以此類推。假設(shè)第二傳輸線SDl的第1-8比特為“00000010”，則第一傳輸線SDO與第二傳輸線SDl會(huì)在第二寫入周期分別傳送8比特的控制參數(shù)至傳輸接口 20，以供傳輸接口 20寫入16比特的控制參數(shù)至控制暫存單元22。請(qǐng)參閱圖10，為本發(fā)明的第五實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例與上述的實(shí)施例不同之處，在于本實(shí)施例為說明顯示數(shù)據(jù)寫入顯示存儲(chǔ)單元27，本實(shí)施例的傳輸接口 20由第一傳輸線SDO傳輸?shù)牡谝粋€(gè)周期的第9比特得知進(jìn)行寫入的動(dòng)作，并由第1-8比特的第二信息比特得知為顯示數(shù)據(jù)，所以，傳輸接口 20就會(huì)知道要進(jìn)行寫入顯示數(shù)據(jù)至顯示存儲(chǔ)單元27。接著，請(qǐng)一并參閱圖11，在第二傳輸線SDl傳輸?shù)牡谝恢芷谥械牡?-8比特的信息比特決定后續(xù)顯示數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度，而在第一傳輸線SDO與第二傳輸線SDl的第二周期中的第9比特，也就是T20與T21，決定后續(xù)顯示數(shù)據(jù)傳輸?shù)臄?shù)據(jù)格式。舉例來說，當(dāng)T20與T21皆為邏輯“O”時(shí)，則表示數(shù)據(jù)格式為16比特(65K色彩模式)；當(dāng)120與T21分別為邏輯“O”與“I”時(shí)，則數(shù)據(jù)格式為18比特(262K色彩模式);T20與T21分別為邏輯“I”與“O”時(shí)，則數(shù)據(jù)格式為第一 24比特模式(16Μ色彩模式一);Τ20與Τ21皆為邏輯“I”時(shí)，則數(shù)據(jù)格式為第二 24比特模式(16Μ色彩模式二)。請(qǐng)一并參閱圖12，為本發(fā)明的第一實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D。如圖所示，本實(shí)施例的第一傳輸線SDO與第二傳輸線SDl在第二周期中第9比特皆為邏輯“0”，也就是說后續(xù)傳輸顯示數(shù)據(jù)的數(shù)據(jù)格式為16比特^5Κ色彩模式)，即后續(xù)顯示數(shù)據(jù)中像素?cái)?shù)據(jù)的紅數(shù)據(jù)、綠數(shù)據(jù)與藍(lán)數(shù)據(jù)的比特?cái)?shù)分別為5個(gè)比特、6個(gè)比特與5個(gè)比特。如圖12所示，在第一傳輸線SDO與第二傳輸線SDl的第三周期中，第一像素的紅數(shù)據(jù)Rl為第一傳輸線SDO中D7-D3比特總共為5個(gè)比特，綠數(shù)據(jù)Gl為第一傳輸線SDO中D2-D0與第二傳輸線SDl中D7-D5總共為6個(gè)比特，藍(lán)數(shù)據(jù)為第二傳輸線SDl中D4-D0總共5個(gè)比特，所以，第一傳輸線SDO與第二傳輸線SDl傳輸完一個(gè)像素?cái)?shù)據(jù)。再者，至于第一傳輸線SDO與第二傳輸線SDl需要傳輸多少個(gè)像素?cái)?shù)據(jù)，則可以由第二傳輸線SDl在第一周期的D7-D0比特與在第二周期中第一傳輸線SDO的D7-D0比特以及第二傳輸線SDl的D7-D0比特決定后續(xù)顯示數(shù)據(jù)總共需要傳輸顯示數(shù)據(jù)的長(zhǎng)度或數(shù)目，其中，第二傳輸線SDl在第一周期的D7-D0比特為MSB字節(jié)，在第二周期中第一傳輸線SDO的D7-D0比特為MID字節(jié)，在第二周期中第二傳輸線SDl的D7-D0比特為L(zhǎng)SB字節(jié)。例如，若MSB字節(jié)、MID字節(jié)以及LSB字節(jié)聯(lián)合 起來的24比特信息表示為十進(jìn)位的20時(shí)，則代表第一傳輸線SDO與第二傳輸線SDl在第三至第十二周期共十個(gè)周期內(nèi)傳送顯示數(shù)據(jù)。在其他可能實(shí)施例中，十進(jìn)位的20代表第一傳輸線SDO與第二傳輸線SDl在第三至第二十二周期共二十個(gè)周期內(nèi)傳送顯示數(shù)據(jù)。在其他可能實(shí)施例中，十進(jìn)位的20代表第一傳輸線SDO與第二傳輸線SDl在第二周期后要傳送20筆藍(lán)數(shù)據(jù)、20筆紅數(shù)據(jù)、20筆綠數(shù)據(jù)。在其他可能實(shí)施例中，十進(jìn)位的20代表第一傳輸線SDO與第二傳輸線SDl在第二周期后要傳送20筆像素?cái)?shù)據(jù)。請(qǐng)一并參閱圖13，為本發(fā)明的第二實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D。如圖所示，本實(shí)施例與圖11的實(shí)施例不同之處，在于本實(shí)施例的第一傳輸線SDO與第二傳輸線SDl在第二周期的第9比特分別為邏輯“O”與邏輯“1”，則表示后續(xù)傳輸顯示數(shù)據(jù)的數(shù)據(jù)格式為18比特(262Κ色彩模式)，也就是像素?cái)?shù)據(jù)的紅數(shù)據(jù)為6個(gè)比特，綠數(shù)據(jù)為6個(gè)比特以及藍(lán)數(shù)據(jù)為6個(gè)比特。其余部分皆于圖11的實(shí)施例相似，所以于此不再贅述。請(qǐng)一并參閱圖14，為本發(fā)明的第三實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D。如圖所示，本實(shí)施例與上述實(shí)施例不同之處，在于本實(shí)施例的第一傳輸線SDO與第二傳輸線SDl于第二周期的第9比特分別為邏輯“I”與邏輯“0”，則表示后續(xù)傳輸顯示數(shù)據(jù)的數(shù)據(jù)格式為24比特(16Μ色彩模式一)，也就是像素?cái)?shù)據(jù)的紅數(shù)據(jù)為8個(gè)比特，綠數(shù)據(jù)為8個(gè)比特以及藍(lán)數(shù)據(jù)為8個(gè)比特。其余部分皆于上述的實(shí)施例相似，所以在此不再贅述。請(qǐng)一并參閱圖15，為本發(fā)明的第四實(shí)施例的數(shù)據(jù)格式傳輸?shù)氖疽鈭D。如圖所示，本實(shí)施例與上述實(shí)施例不同之處，在于本實(shí)施例的第一傳輸線SDO與第二傳輸線SDl在第二周期的第9比特分別為邏輯“I”與邏輯“1”，則表示后續(xù)傳輸顯示數(shù)據(jù)的數(shù)據(jù)格式為24比特(16M色彩模式二)，也就是像素?cái)?shù)據(jù)的紅數(shù)據(jù)為8個(gè)比特，綠數(shù)據(jù)為8個(gè)比特以及藍(lán)數(shù)據(jù)為8個(gè)比特，在本實(shí)施例中，是利用第一傳輸線SDO與第二傳輸線SDl中的9個(gè)比特皆作為傳輸顯示數(shù)據(jù)之用，如圖15所示，第一個(gè)像素?cái)?shù)據(jù)的紅數(shù)據(jù)Rl為第三周期的第一傳輸線SDO中D8-D1的8個(gè)比特，第一個(gè)像素?cái)?shù)據(jù)的綠數(shù)據(jù)Gl為第三周期的第一傳輸線SDO中DO與第二傳輸線SDl中D8-D2共8個(gè)比特，第一個(gè)像素?cái)?shù)據(jù)的藍(lán)數(shù)據(jù)BI為第三周期的第二傳輸線SDl中Dl-DO與第四周期的第一傳輸線SDO中D8-D3共8個(gè)比特。再者，當(dāng)?shù)诙€(gè)像素?cái)?shù)據(jù)要傳輸時(shí)，則接續(xù)第一個(gè)像素?cái)?shù)據(jù)傳輸，即第二個(gè)像素?cái)?shù)據(jù)的紅數(shù)據(jù)R2為第四周期的第一傳輸線SDO中D2-D0與第二傳輸線SDl中D8-D4共8個(gè)比特，第二個(gè)像素?cái)?shù)據(jù)的綠數(shù)據(jù)G2為第四周期的第二傳輸線SDl中D3-D0與第五周期的第一傳輸線SDO中D8-D5共8個(gè)比特，以此類推。本實(shí)施例的第一傳輸線SDO與第二傳輸線SDl傳輸顯示數(shù)據(jù)的方式為完全利用傳輸線的9個(gè)比特傳輸數(shù)據(jù)，以增加傳輸?shù)乃俣?。?qǐng)一并參閱圖16，為本發(fā)明的第五實(shí)施例的第一傳輸線與第二傳輸線的波形圖。如圖所示，本實(shí)施例與圖8的實(shí)施例不同之處，在于本實(shí)施例為說明顯示數(shù)據(jù)讀取的至主處理器1，即在第一周期的第一傳輸線SDO中第9比特為邏輯“1”，其余皆與圖8的實(shí)施例相同，所以在此就不再贅述。綜上所述，本發(fā)明的傳輸接口包含第一輸入端、第二輸入端與處理單兀。傳輸接口的傳輸方法是處理單元接收第一輸入端的第一數(shù)據(jù)串與第二輸入端的第二數(shù)據(jù)串，第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，處理單元依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，處理電路更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取該儲(chǔ)存電路。如此，本發(fā)明借由第一輸入端與第二輸入端以在相同時(shí)間內(nèi)接收第一傳輸線與第二傳輸線傳輸大量的數(shù)據(jù)，而達(dá)到快速傳輸數(shù)據(jù)的目的，進(jìn)而增加傳輸效率。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭示如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種傳輸接口，其特征在于包含: 第一輸入端，用以接收第一數(shù)據(jù)串； 第二輸入端，用以接收第二數(shù)據(jù)串；以及 處理單元，接收該第一數(shù)據(jù)串與該第二數(shù)據(jù)串，該第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，該第二數(shù)據(jù)串具有多個(gè)第二信息比特，該處理單元依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，該處理單元更依據(jù)所述第二信息比特進(jìn)行寫入或讀取該儲(chǔ)存電路。
2.如權(quán)利要求1所述的傳輸接口，其特征在于其中該第二數(shù)據(jù)串更包含第二辨識(shí)比特，該處理單元依據(jù)該第二辨識(shí)比特辨識(shí)所述第二信息比特為所述參數(shù)的長(zhǎng)度或是所述數(shù)據(jù)的長(zhǎng)度。
3.如權(quán)利要求2所述的傳輸接口，其特征在于其中該處理單元包含: 地址解碼單元，用以接收所述第一信息比特，并辨識(shí)所述第一信息比特為該儲(chǔ)存電路的所述參數(shù)的儲(chǔ)存地址或該儲(chǔ)存電路的所述數(shù)據(jù)的儲(chǔ)存地址而產(chǎn)生解碼信號(hào)；以及 時(shí)鐘控制單元，耦接該地址解碼單元，并依據(jù)該第一辨識(shí)比特、該第二辨識(shí)比特與該解碼信號(hào)產(chǎn)生選擇信號(hào)與拴鎖信號(hào)。
4.如權(quán)利要求3所述的傳輸接口，其特征在于其中該處理單元更包含: 選擇單元，耦接該時(shí)鐘控制單元，并依據(jù)所述第一信息比特、所述第二信息比特與該選擇信號(hào)，傳輸所述參數(shù)至該儲(chǔ)存電路；以及 數(shù)據(jù)拴鎖單元，耦接該時(shí)鐘控制單元，并依據(jù)所述第一信息比特、所述第二信息比特與該拴鎖信號(hào)，傳輸所述數(shù)據(jù)至該儲(chǔ)存電路。
5.如權(quán)利要求3所述的傳輸接口，其特征在于其中該處理單元更包含: 地址拴鎖單元，接收該第一信息比特，并依據(jù)該時(shí)鐘控制單元傳送的地址命令信號(hào)而傳送所述第一信息比特至該儲(chǔ)存電路。
6.如權(quán)利要求3所述的傳輸接口，其特征在于更包含: 第一移位暫存單元，用以暫存該第一數(shù)據(jù)串的該第一辨識(shí)比特與所述第一信息比特，之后分別輸出該第一辨識(shí)比特與所述第一信息比特至該地址解碼單元與該時(shí)鐘控制單元；以及 第二移位暫存單元，用以暫存該第二數(shù)據(jù)串的第二辨識(shí)比特與所述第二信息比特。
7.如權(quán)利要求1所述的傳輸接口，其特征在于更包含: 第一移位暫存單元，用以暫存該第一數(shù)據(jù)串的該第一辨識(shí)比特與所述第一信息比特；以及 第二移位暫存單元，用以暫存該第二數(shù)據(jù)串的第二辨識(shí)比特與所述第二信息比特。
8.如權(quán)利要求7所述的傳輸接口，其特征在于更包含: 輸入輸出單元，耦接該第一輸入端與該第二輸入端，并傳送該第一數(shù)據(jù)串的該第一辨識(shí)比特與所述第一信息比特至該第一移位暫存單元，以及傳送該第二數(shù)據(jù)串的該第二辨識(shí)比特與所述第二信息至該第二移位暫存單元。
9.如權(quán)利要求7所述的傳輸接口，其特征在于更包含: 第一拴鎖單元，用以拴鎖該第一移位暫存單元輸出的該第一辨識(shí)比特與所述第一信息比特，并輸出該第一辨識(shí)比特與所述第一信息比特至該處理單元；以及第二拴鎖單元，用以拴鎖該第二移位暫存單元輸出的該第二辨識(shí)比特與所述第二信息比特，并輸出該第二辨識(shí)比特與所述第二信息比特至該處理單元。
10.如權(quán)利要求9所述的傳輸接口，其特征在于更包含: 邏輯電路，耦接致能線與時(shí)鐘線，并依據(jù)該致能線的致能信號(hào)與該時(shí)鐘線的時(shí)鐘信號(hào)產(chǎn)生第二時(shí)鐘信號(hào)，并傳送該第二時(shí)鐘信號(hào)至該第一移位暫存單元與該第二移位暫存單元，以作為該第一移位暫存單元與該第二移位暫存單元的時(shí)鐘；以及 除頻單元，耦接該邏輯電路，并除頻該第二時(shí)鐘信號(hào)產(chǎn)生除頻信號(hào)，并傳送該除頻信號(hào)至該第一拴鎖單元與該第二拴鎖單元，以作為該第一拴鎖單元與該第二拴鎖單元的時(shí)鐘。
11.一種傳輸方法，其特征在于其步驟包含: 傳送第一數(shù)據(jù)串的一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特至傳輸接口； 傳送第二數(shù)據(jù)串的多個(gè)第二信息比特至該傳輸接口； 依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容；以及 依據(jù)所述第二信息比特進(jìn)行寫入或讀取該儲(chǔ)存電路。
12.如權(quán)利要求11所述的傳輸方法，其特征在于其中于依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容的步驟中，是依據(jù)所述第一信息比特辨識(shí)為該儲(chǔ)存電路儲(chǔ)存多個(gè)參數(shù)的地址或是該儲(chǔ)存電路儲(chǔ)存多個(gè)數(shù)據(jù)的地址，并依據(jù)該第一辨識(shí)比特決定讀取或是寫入該儲(chǔ)存電路的動(dòng)作。
13.如權(quán)利要求11所述的傳·輸方法，其特征在于其中更包含一個(gè)步驟，依據(jù)該第二辨識(shí)比特辨識(shí)所述第二信息比特為所述參數(shù)的長(zhǎng)度或是所述數(shù)據(jù)的長(zhǎng)度。
14.如權(quán)利要求13所述的傳輸方法，其特征在于其中在第一周期中是依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，而在第二周期中是依據(jù)該第一辨識(shí)比特與該第二辨識(shí)比特決定所述數(shù)據(jù)的數(shù)據(jù)格式。
15.一種驅(qū)動(dòng)電路，其特征在于包含: 傳輸接口，具有第一輸入端與第二輸入端，該第一輸入端接收第一數(shù)據(jù)串，該第二輸入端接收第二數(shù)據(jù)串，該第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，該第二數(shù)據(jù)串具有多個(gè)第二信息比特，該傳輸接口依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，該傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取該儲(chǔ)存電路。
16.如權(quán)利要求15所述的驅(qū)動(dòng)電路，其特征在于其中該第二數(shù)據(jù)串更包含第二辨識(shí)比特，該傳輸接口依據(jù)該第二辨識(shí)比特辨識(shí)第二信息比特為所述參數(shù)的長(zhǎng)度或是所述數(shù)據(jù)的長(zhǎng)度。
17.如權(quán)利要求15所述的驅(qū)動(dòng)電路，其特征在于更包含: 時(shí)序控制單元，用以產(chǎn)生時(shí)序信號(hào)； 掃描驅(qū)動(dòng)單元，耦接該時(shí)序控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述參數(shù)產(chǎn)生掃描驅(qū)動(dòng)信號(hào)，并傳送該掃描驅(qū)動(dòng)信號(hào)至顯示面板，以驅(qū)動(dòng)該顯示面板的多條掃描線的至少一條；以及 數(shù)據(jù)驅(qū)動(dòng)模塊，耦接該時(shí)控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述數(shù)據(jù)產(chǎn)生多個(gè)數(shù)據(jù)驅(qū)動(dòng)信號(hào)，并傳送該數(shù)據(jù)驅(qū)動(dòng)信號(hào)至該顯示面板，以驅(qū)動(dòng)該顯示面板的多條數(shù)據(jù)線。
18.如權(quán)利要求17所述的驅(qū)動(dòng)電路，其特征在于該傳輸接口包含: 地址解碼單元，用以接收所述第一信息比特，并辨識(shí)所述第一信息比特為該儲(chǔ)存電路的所述參數(shù)的儲(chǔ)存地址或該儲(chǔ)存電路的所述數(shù)據(jù)的儲(chǔ)存地址而產(chǎn)生解碼信號(hào)；以及 時(shí)鐘控制單元，耦接該地址解碼單元，并依據(jù)該第一辨識(shí)比特、該第二辨識(shí)比特與該解碼信號(hào)產(chǎn)生選擇信號(hào)與拴鎖信號(hào)，以控制該掃描驅(qū)動(dòng)單元產(chǎn)生該掃描驅(qū)動(dòng)信號(hào)或控制該數(shù)據(jù)驅(qū)動(dòng)模塊產(chǎn)生所述數(shù)據(jù)驅(qū)動(dòng)信號(hào)。
19.一種顯示裝置，其特征在于包含: 驅(qū)動(dòng)電路，驅(qū)動(dòng)該顯示裝置；以及 傳輸接口，具有第一輸入端與第二輸入端，該第一輸入端接收第一數(shù)據(jù)串，該第二輸入端接收第二數(shù)據(jù)串，該第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，該第二數(shù)據(jù)串具有多個(gè)第二信息比特，該傳輸接口依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，該傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取該儲(chǔ)存電路。
20.如權(quán)利要求19所述的顯示裝置，其特征在于其中該第二數(shù)據(jù)串更包含第二辨識(shí)比特，該傳輸接口依據(jù)該第二辨識(shí)比特辨識(shí)第二信息比特為所述參數(shù)的長(zhǎng)度或是所述數(shù)據(jù)的長(zhǎng)度。
21.如權(quán)利要求19所述的顯示裝置，其特征在于更包含: 時(shí)序控制單元，用以產(chǎn)生時(shí)序信號(hào)； 掃描驅(qū)動(dòng)單元，耦接該時(shí)序控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述參數(shù)產(chǎn)生掃描驅(qū)動(dòng)信號(hào)，并傳送該掃描驅(qū)動(dòng)信號(hào)至顯示面板，以驅(qū)動(dòng)該顯示面板的多條掃描線的至少一條；以及 數(shù)據(jù)驅(qū)動(dòng)模塊，耦接該時(shí)控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述數(shù)據(jù)產(chǎn)生多個(gè)數(shù)據(jù)驅(qū)動(dòng)信號(hào)，并傳送該數(shù)據(jù)驅(qū)動(dòng)信號(hào)至該顯示面板，以驅(qū)動(dòng)該顯示面板的多條數(shù)據(jù)線。
22.如權(quán)利要求21所述的顯示裝置，其特征在于該傳輸接口包含: 地址解碼單元，用以接收所述第一信息比特，并辨識(shí)所述第一信息比特為該儲(chǔ)存電路的所述參數(shù)的儲(chǔ)存地址或該儲(chǔ)存電路的所述數(shù)據(jù)的儲(chǔ)存地址而產(chǎn)生解碼信號(hào)；以及 時(shí)鐘控制單元，耦接該地址解碼單元，并依據(jù)該第一辨識(shí)比特、該第二辨識(shí)比特與該解碼信號(hào)產(chǎn)生選擇信號(hào)與拴鎖信號(hào)，以控制該掃描驅(qū)動(dòng)單元產(chǎn)生該掃描驅(qū)動(dòng)信號(hào)或控制該數(shù)據(jù)驅(qū)動(dòng)模塊產(chǎn)生所述數(shù)據(jù)驅(qū)動(dòng)信號(hào)。
23.一種電子裝置，其特征在于包含: 主處理器，產(chǎn)生第一數(shù)據(jù)串與第二數(shù)據(jù)串；驅(qū)動(dòng)電路，依據(jù)該第一資料串與該第二數(shù)據(jù)串，驅(qū)動(dòng)顯示面板；以及傳輸接口，具有第一輸入端與第二輸入端，該第一輸入端接收第一數(shù)據(jù)串，該第二輸入端接收第二數(shù)據(jù)串，該第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，該第二數(shù)據(jù)串具有多個(gè)第二信息比特，該傳輸接口依據(jù)該第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至儲(chǔ)存電路或從該儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，該傳輸接口更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取該儲(chǔ)存電路。
24.如權(quán)利要求23所述的電子裝置，其特征在于其中該第二數(shù)據(jù)串更包含第二辨識(shí)比特，該傳輸接口依據(jù)該第二辨識(shí)比特辨識(shí)第二信息比特為所述參數(shù)的長(zhǎng)度或是所述數(shù)據(jù)的長(zhǎng)度。
25.如權(quán)利要求23所述的電子裝置，其特征在于更包含: 時(shí)序控制單元，用以產(chǎn)生時(shí)序信號(hào)； 掃描驅(qū)動(dòng)單元，耦接該時(shí)序控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述參數(shù)產(chǎn)生掃描驅(qū)動(dòng)信號(hào)，并傳送該掃描驅(qū)動(dòng)信號(hào)至顯示面板，以驅(qū)動(dòng)該顯示面板的多條掃描線的至少一條；以及 數(shù)據(jù)驅(qū)動(dòng)模塊，耦接該時(shí)控制單元，并依據(jù)該時(shí)序信號(hào)與該儲(chǔ)存電路所儲(chǔ)存的所述數(shù)據(jù)產(chǎn)生多個(gè)數(shù)據(jù)驅(qū)動(dòng)信號(hào)，并傳送該數(shù)據(jù)驅(qū)動(dòng)信號(hào)至該顯示面板，以驅(qū)動(dòng)該顯示面板的多條數(shù)據(jù)線。
26.如權(quán)利要求25所述的電子裝置，其特征在于其中該傳輸接口包含: 地址解碼單元，用以接收所述第一信息比特，并辨識(shí)所述第一信息比特為該儲(chǔ)存電路的所述參數(shù)的儲(chǔ)存地址或該儲(chǔ)存電路的所述數(shù)據(jù)的儲(chǔ)存地址而產(chǎn)生解碼信號(hào)；以及 時(shí)鐘控制單元，耦接該地址解碼單元，并依據(jù)該第一辨識(shí)比特、該第二辨識(shí)比特與該解碼信號(hào)產(chǎn)生選擇信號(hào)與拴鎖信號(hào)，以控制該掃描驅(qū)動(dòng)單元產(chǎn)生該掃描驅(qū)動(dòng)信號(hào)或控制該數(shù)據(jù)驅(qū)動(dòng)模塊產(chǎn)生所述數(shù)據(jù)驅(qū)·動(dòng)信號(hào)。
全文摘要
本發(fā)明是關(guān)于傳輸接口與傳輸方法及其驅(qū)動(dòng)電路與顯示裝置及電子裝置。顯示裝置包含驅(qū)動(dòng)電路與傳輸接口，傳輸接口包含第一輸入端、第二輸入端與處理單元。傳輸接口的傳輸方法是處理單元接收第一輸入端的第一數(shù)據(jù)串與第二輸入端的第二數(shù)據(jù)串，第一數(shù)據(jù)串具有一個(gè)第一辨識(shí)比特與多個(gè)第一信息比特，第二數(shù)據(jù)串具有多個(gè)第二信息比特，處理單元依據(jù)第一辨識(shí)比特與所述第一信息比特辨識(shí)寫入多個(gè)參數(shù)或多個(gè)數(shù)據(jù)至一儲(chǔ)存電路或從儲(chǔ)存電路讀取所儲(chǔ)存的內(nèi)容，處理電路更依據(jù)所述第二信息比特進(jìn)行儲(chǔ)存或讀取該儲(chǔ)存電路。本發(fā)明提供的技術(shù)方案可節(jié)省數(shù)據(jù)傳輸?shù)臅r(shí)間，進(jìn)而增加數(shù)據(jù)傳輸效率，又可以僅使用少量的傳輸線便使機(jī)構(gòu)精簡(jiǎn)，增加了模塊設(shè)計(jì)的便利及彈性。
文檔編號(hào)G09G5/00GK103218985SQ201310019830
公開日2013年7月24日 申請(qǐng)日期2013年1月18日 優(yōu)先權(quán)日2012年1月19日
發(fā)明者林春生, 廖敏男 申請(qǐng)人:矽創(chuàng)電子股份有限公司