本發(fā)明總體說來涉及顯示技術(shù)領(lǐng)域，更具體地講，尤其涉及一種移位寄存器電路、柵極驅(qū)動電路及顯示裝置。

背景技術(shù)：

液晶顯示器(Liquid Crystal Display，LCD)以及有源矩陣驅(qū)動有機發(fā)光二極管(Active Matrix Driving，OLED)顯示器以其高顯示品質(zhì)、價格低廉、攜帶方便等優(yōu)點在高性能顯示領(lǐng)域中得到了廣泛的應用。

目前，液晶顯示器或者有源矩陣驅(qū)動有機發(fā)光二極管顯示器的面板驅(qū)動技術(shù)逐漸趨向于采用GOA(Gate Drive on Array)技術(shù)，GOA技術(shù)即陣列基板驅(qū)動技術(shù)，它是一種利用薄膜晶體管陣列在基板上實現(xiàn)逐行掃描的驅(qū)動方式。具體說來，GOA電路可以輸出柵極掃描驅(qū)動信號，驅(qū)動面板內(nèi)的柵極線，導通顯示區(qū)的薄膜晶體管(Thin Film Transistor，TFT)，以對像素進行充電。GOA技術(shù)能簡化平板顯示面板的制作工序，提升產(chǎn)量并降低產(chǎn)品成本，同時還可以提升顯示面板的集成度使之更適合制作窄邊框顯示產(chǎn)品，以滿足現(xiàn)代人們的視覺追求。

然而，對于柔性O(shè)LED顯示器，由于需要抑制電壓的漂移，因此需要提供更多的柵極掃描驅(qū)動信號，但是現(xiàn)有的設(shè)置有GOA電路的顯示裝置無法提供更多的柵極掃描驅(qū)動信號。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明目的是提供一種移位寄存器電路、柵極驅(qū)動電路及顯示裝置，以解決現(xiàn)有的設(shè)置有GOA電路的顯示裝置無法提供更多的柵極掃描信號以抑制電壓漂移的缺陷。

根據(jù)本發(fā)明示例性實施例的一方面，提供一種移位寄存器電路，其特征在于，所述移位寄存器電路包括：輸入模塊、儲能模塊、上拉模塊和下拉模塊，其中，輸入模塊連接到信號輸入端、第一時鐘信號端和第一節(jié)點，用于在第一時鐘信號和輸入信號的控制下將信號輸入端的電壓信號輸出至所述第一節(jié)點；儲能模塊連接在所述第一節(jié)點與信號輸出端之間，用于存儲并保持所述第一節(jié)點的電壓信號；下拉模塊連接到第一節(jié)點、第一電壓端、第二時鐘信號端、第三時鐘信號端和信號輸出端，用于在所述第一節(jié)點的電壓信號的控制下將第二時鐘信號輸出至信號輸出端；上拉模塊連接到所述第一節(jié)點、第三時鐘信號端、第一電壓端、第二電壓端和信號輸出端，用于在第三時鐘信號的控制下將第二電壓端的第二電壓信號輸出至信號輸出端。

可選地，輸入模塊包括第一晶體管和第二晶體管，其中，第一晶體管的柵極和第一極連接到信號輸入端，第二極連接到第二晶體管的第一極；第二晶體管的柵極連接到第一時鐘信號端，第二極連接到所述第一節(jié)點，其中，第一晶體管和第二晶體管為PMOS晶體管。

可選地，所述儲能模塊包括第一電容器，其中，第一電容器的一端連接到所述第一節(jié)點，另一端連接到信號輸出端。

可選地，所述下拉模塊包括第三晶體管和第四晶體管，其中，第三晶體管的柵極連接到第三時鐘信號端，第一極連接到所述第一節(jié)點，第二極連接到第一電壓端；第四晶體管的柵極連接到所述第一節(jié)點，第一極連接到信號輸出端，第二極連接到第二時鐘信號端，其中，第三晶體管和第四晶體管為PMOS晶體管。

可選地，所述上拉模塊包括第五晶體管、第六晶體管、第七晶體管和第二電容器，其中，第五晶體管的柵極連接到第三時鐘信號端，第一極連接到第二電壓端，第二極連接到第二節(jié)點；第六晶體管的柵極連接到所述第二節(jié)點，第一極連接到第一電壓端，第二極連接到信號輸出端；第七晶體管的柵極連接到所述第一節(jié)點，第一極連接到所述第二節(jié)點，第二極連接到第一電壓端；第二電容器的一端連接到第二電壓端，另一端連接到所述第二節(jié)點，其中，第五晶體管、第六晶體管和第七晶體管為PMOS晶體管。

可選地，第一電壓端的第一電壓信號的電平高于第二電壓端的第二電壓信號的電平。

根據(jù)本發(fā)明示例性實施例的另一方面，提供一種柵極驅(qū)動電路，其特征在于，包括多級移位寄存器電路，每級移位寄存器電路均為如上所述的移位寄存器電路，其中，每一級移位寄存器電路的信號輸入端與上一級移位寄存器電路的信號輸出端相連接，并且第一級移位寄存器電路的信號輸入端與起始驅(qū)動信號輸入端相連接。

根據(jù)本發(fā)明示例性實施例的另一方面，提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路。

根據(jù)本發(fā)明示例性實施例的移位寄存器電路及其柵極驅(qū)動電路、顯示裝置，不僅可以減少晶體管的數(shù)目，還可以通過移位寄存器提供更多的行掃描驅(qū)動信號，從而節(jié)省制程，提高生產(chǎn)效率。

附圖說明

通過下面結(jié)合附圖進行的詳細描述，本發(fā)明示例性實施例的上述和其它目的、特點和優(yōu)點將會變得更加清楚，其中：

圖1示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的結(jié)構(gòu)示意圖；

圖2示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的示例；

圖3示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的信號時序圖；

圖4示出根據(jù)本發(fā)明示例性實施例的柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

具體實施方式

現(xiàn)在，將參照附圖更充分地描述不同的示例實施例，其中，一些示例性實施例在附圖中示出，其中，相同的標號始終表示相同的部件。

圖1示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的結(jié)構(gòu)示意圖。

如圖1所示，根據(jù)本發(fā)明示例性實施例的移位寄存器電路包括：輸入模塊10、儲能模塊20、上拉模塊30和下拉模塊40。

具體說來，輸入模塊10連接到信號輸入端IN、第一時鐘信號端和第一節(jié)點M，用于在第一時鐘信號和輸入信號的控制下將信號輸入端IN的電壓信號輸出至所述第一節(jié)點M。這里，第一時鐘信號端從時鐘信號線CK1接收第一時鐘信號。

儲能模塊20連接在所述第一節(jié)點M與信號輸出端OUTPUT之間，用于存儲并保持所述第一節(jié)點M的電壓信號。

下拉模塊30連接到第一節(jié)點M、第一電壓端VGH、第二時鐘信號端、第三時鐘信號端和信號輸出端OUTPUT，用于在所述第一節(jié)點M的電壓信號的控制下將第二時鐘信號輸出至信號輸出端OUTPUT。這里，第二時鐘信號端和第三時鐘信號端分別從時鐘信號線CK2和時鐘信號線CK3接收第二時鐘信號和第三時鐘信號。

上拉模塊40連接到所述第一節(jié)點M、第三時鐘信號端、第一電壓端VGH、第二電壓端VGL和信號輸出端OUTPUT，用于在第三時鐘信號的控制下將第二電壓端VGL的第二電壓信號輸出至信號輸出端OUTPUT。

這里，作為示例，第一電壓端VGH的第一電壓信號的電平高于第二電壓端VGL的第二電壓信號的電平。

通過以上描述可以看出，可根據(jù)實際情況來控制信號輸出端OUTPUT輸出相應的柵極掃描驅(qū)動信號。

以下通過具體的實施例來對上述移位寄存器電路中的各個模塊的具體結(jié)構(gòu)進行詳細的舉例說明。

圖2示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的示例。

如圖2所示，輸入模塊10包括第一晶體管T1和第二晶體管T2，其中，第一晶體管T1的柵極和第一極連接到信號輸入端IN，第二極連接到第二晶體管T2的第一極；第二晶體管T2的柵極連接到第一時鐘信號端，第二極連接到所述第一節(jié)點M，這里，第一晶體管T1和第二晶體管T2為PMOS晶體管。

儲能模塊20包括第一電容器C1，其中，第一電容器C1的一端連接到所述第一節(jié)點M，另一端連接到信號輸出端OUTPUT。

下拉模塊30包括第三晶體管T3和第四晶體管T4，其中，第三晶體管T3的柵極連接到第三時鐘信號端，第一極連接到所述第一節(jié)點M，第二極連接到第一電壓端VGH；第四晶體管T4的柵極連接到所述第一節(jié)點M，第一極連接到信號輸出端OUTPUT，第二極連接到第二時鐘信號端，這里，第三晶體管T3和第四晶體管T4為PMOS晶體管。

上拉模塊40包括第五晶體管T5、第六晶體管T6、第七晶體管T7和第二電容器C2，其中，第五晶體管T5的柵極連接到第三時鐘信號端，第一極連接到第二電壓端VGL，第二極連接到第二節(jié)點N；第六晶體管T6的柵極連接到所述第二節(jié)點N，第一極連接到第一電壓端VGH，第二極連接到信號輸出端OUTPUT；第七晶體管的柵極連接到所述第一節(jié)點M，第一極連接到所述第二節(jié)點N，第二極連接到第一電壓端VGH；第二電容器C2的一端連接到第二電壓端VGL，另一端連接到所述第二節(jié)點N，這里，第五晶體管T5、第六晶體管T6和第七晶體管T7為PMOS晶體管。

圖3示出根據(jù)本發(fā)明示例性實施例的移位寄存器電路的信號時序圖。

以下，將結(jié)合圖3對如圖2所示的移位寄存器電路中的各個器件的工作狀態(tài)進行詳細說明。需要說明的是，在本發(fā)明示例性實施例中，是以第一電壓端VGH輸入高電平、第二電壓端VHL輸入低電平或接地為例進行說明，本發(fā)明示例性實施例中晶體管的通、斷過程均是以所有晶體管為PMOS型晶體管為例進行說明。

在移位寄存器電路工作的第一階段，IN＝0，CK1＝0，CK2＝1，CK3＝1；其中，“0”表示低電平信號，“1”表示高電平信號。

由于信號輸入端IN輸入低電平信號，第一晶體管T1導通，第一時鐘信號端從時鐘信號線CK1接收低電平的第一時鐘信號，第二晶體管T2導通，此時，信號輸入端IN的低電平信號輸出至第一節(jié)點M，第一電容器C1存儲并保持信號輸入端IN的低電平信號；由于第三時鐘信號端從時鐘信號線CK3接收高電平的第三時鐘信號，第三晶體管T3截止，第五晶體管T5截止，第七晶體管T7的柵極由于接收到第一節(jié)點M的低電平信號而導通，此時，第一電壓端VGH的高電平信號經(jīng)由導通的第七晶體管T7而輸出至第六晶體管T6的柵極，第六晶體管T6截止，第二電容器C2存儲并保持第一電壓端VGH的高電平信號，第四晶體管T4由于其柵極接收到第一節(jié)點M的低電平信號而導通，使得第二時鐘信號端從時鐘信號線CK2接收的高電平的第二時鐘信號被輸出至信號輸出端OUTPUT，此時，信號輸出端OUTPUT的輸出信號為高電平信號。

在移位寄存器電路工作的第二階段，IN＝1，CK1＝1，CK2＝0，CK3＝1。

由于信號輸入端IN輸入高電平信號，第一時鐘信號端從時鐘信號線CK1接收高電平的第一時鐘信號，所以第一晶體管T1和第二晶體管T2截止；由于第三時鐘信號端從時鐘信號線CK3接收高電平的第三時鐘信號，所以第三晶體管T3和第五晶體管T5截止，第六晶體管T6的柵極由于接收到第二電容器C2所保持的上一階段的高電平信號而處于截止狀態(tài)，而第四晶體管T4的柵極由于接收到第一電容器C1所保持的第一階段的低電平信號而導通，使得信號輸出端OUTPUT輸出第二時鐘信號端從時鐘信號線CK2接收的低電平的第二時鐘信號。此外，第七晶體管T7也可以由于其柵極接收到第一電容器C1所保持的第一階段的低電平信號而導通，但是不會對輸出端OUTPUT的輸出信號產(chǎn)生影響。

在移位寄存器電路工作的第三階段，IN＝1，CK1＝1，CK2＝1，CK3＝0。

由于信號輸入端IN輸入高電平，第一時鐘信號端從時鐘信號線CK1接收高電平的第一時鐘信號，所以第一晶體管T1和第二晶體管T2截止；由于第三時鐘信號端從時鐘信號線CK3接收低電平的第三時鐘信號，所以第三晶體管T3和第五晶體管T5導通，第一電容器C1存儲并保存第一電壓端VGH輸入的高電平信號，第二電容器C2存儲并保持第二電壓端VGL輸入的低電平信號，第六晶體管T6的柵極經(jīng)由導通的第五晶體管T5接收第二電壓端VGL輸入的低電平信號而導通，從而使得信號輸出端OUTPUT輸出第一電壓端VGH輸入的高電平信號。此外，第四晶體管T4和第七晶體管T7都由于其柵極經(jīng)由導通的第三晶體管T3接收到第一電壓端VGH輸入的高電平信號而截止，因此不會對輸出端OUTPUT的輸出信號產(chǎn)生影響。

圖4示出根據(jù)本發(fā)明示例性實施例的柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

如圖4所示，根據(jù)本發(fā)明示例性實施例的柵極驅(qū)動電路可以是GOA電路，所述GOA電路包括多級如上所述的移位寄存器電路，由于前述實施例已經(jīng)對移位寄存器電路的結(jié)構(gòu)進行了詳細的描述，在此不再贅述。

具體說來，每一級移位寄存器電路的信號輸入端與上一級移位寄存器電路的信號輸出端相連接，并且第一級移位寄存器電路的信號輸入端IN與起始驅(qū)動信號輸入端STV相連接。這里，所述起始驅(qū)動信號STV用于驅(qū)動所述GOA電路依次向各條柵極線(G1、G2······Gn)輸出掃描驅(qū)動信號。

進一步講，為了使所述GOA電路依次向各條柵極線(G1、G2······Gn)輸出掃描驅(qū)動信號，時鐘信號線CK1、CK2和CK3的時鐘信號作為第一時鐘信號、第二時鐘信號和第三時鐘信號交替地輸出到各級移位寄存器電路。例如，時鐘信號線CK1的時鐘信號作為第一時鐘信號、時鐘信號線CK2的時鐘信號作為第二時鐘信號、時鐘信號線CK3的時鐘信號作為第三時鐘信號輸出到第一級移位寄存器電路；時鐘信號線CK1的時鐘信號作為第三時鐘信號、時鐘信號線CK2的時鐘信號作為第一時鐘信號、時鐘信號線CK3的時鐘信號作為第二時鐘信號輸出到第二級移位寄存器電路；時鐘信號線CK1的時鐘信號作為第二時鐘信號、時鐘信號線CK2的時鐘信號作為第三時鐘信號、時鐘信號線CK3的時鐘信號作為第一時鐘信號輸出到第三級移位寄存器電路，以此類推。同時，對于第一級移位寄存器電路，起始驅(qū)動信號STV應與時鐘信號線CK1的時鐘信號同步。

通過上述方式可以實現(xiàn)移位寄存功能，當一個柵極掃描驅(qū)動信號輸出完成后，通過時鐘控制進行下一個柵極掃描驅(qū)動信號的輸出，并依次傳遞下去。

由于采用全PMOS晶體管的移位寄存器電路，因此如上所述的GOA電路需要的晶體管的數(shù)量顯著減少，便于窄邊框設(shè)計。此外，采用全PMOS晶體管可以有效地節(jié)省制程，提高生產(chǎn)效率。

此外，本發(fā)明示例性實施例還提供一種包括如上所述的柵極驅(qū)動電路的顯示裝置。由于前述實施例已經(jīng)對柵極驅(qū)動電路的結(jié)構(gòu)進行了詳細說明，此處不再贅述。

顯然，本發(fā)明的保護范圍并不局限于上訴的具體實施方式，本領(lǐng)域的技術(shù)人員可以對發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。