本發(fā)明屬于顯示技術領域，具體地講，涉及一種GOA驅(qū)動電路及顯示裝置。

背景技術：

GOA技術即Gate Driver on Array(陣列基板柵極驅(qū)動)是直接將柵極驅(qū)動電路(Gate Driver IC)制作在陣列基板上。該技術有利于顯示裝置側窄邊框的設計以及成本的降低，因此得到了廣泛地應用和研究。

IGZO薄膜晶體管具有高的遷移率和良好的器件穩(wěn)定性。GOA技術和IGZO薄膜晶體管的優(yōu)點，可減少GOA電路的復雜程度。由于IGZO薄膜晶體管的高遷移率，采用GOA技術的陣列基板中IGZO薄膜晶體管的尺寸相對非晶體硅(a-Si)薄膜晶體管尺寸可以更小，這樣有利于窄邊框顯示裝置的制作。器件的穩(wěn)定可以減少用來穩(wěn)定薄膜晶體管的性能的電源和薄膜晶體管的數(shù)量，從而可以制作出相對簡單的電路，并且降低功耗。

在GOA電路的中，數(shù)據(jù)緩沖時間(Line Buffer)的定義是啟動信號(STV)的上升沿到顯示裝置的數(shù)據(jù)驅(qū)動器輸出的數(shù)據(jù)電壓信號(Date)的第一上升沿的時間。數(shù)據(jù)緩沖時間越長，則GOA電路的成本越高，這樣就不利于顯示裝置成本的降低。

技術實現(xiàn)要素：

為了解決上述現(xiàn)有技術存在的問題，本發(fā)明的目的在于提供一種減小數(shù)據(jù)緩沖時間(Line Buffer)的GOA驅(qū)動電路以及具有該GOA驅(qū)動電路的顯示裝置。

根據(jù)本發(fā)明的一方面，提供了一種GOA驅(qū)動電路，包括級連的N個GOA單元，其中N為不小于4的自然數(shù)，第i級GOA單元包括：第一晶體管、第二晶體管、第三晶體管、第一電容器、第一下拉維持單元，其中1≤i≤a，a為小于或等于N/2的自然數(shù)；

第一晶體管的源極和柵極用于接收啟動信號，第一晶體管的漏極分別連接到第一下拉維持單元和第i級節(jié)點；第二晶體管的源極用于接收啟動信號，第二晶體管的柵極用于接收第二時鐘信號，第二晶體管的漏極連接到第i級節(jié)點；第三晶體管的源極用于接收第一時鐘信號，第三晶體管的柵極連接到第i級節(jié)點，第三晶體管的漏極分別連接到第一電容器的另一端和第i級柵極信號輸出端；第一電容器的一端連接到第i級節(jié)點，第一電容器的另一端連接到第一下拉維持單元；第一下拉維持單元連接到直流低電壓端；

第j級GOA單元包括：第四晶體管、第五晶體管、第二電容器、第二下拉維持單元，其中a+1≤j≤N；

第四晶體管的源極連接到第j-a級柵極信號輸出端，第四晶體管的柵極用于接收第二時鐘信號，第四晶體管的漏極分別連接到第二下拉維持單元和第j級節(jié)點；第五晶體管的源極用于接收第一時鐘信號，第五晶體管的柵極連接到第j級節(jié)點，第五晶體管的漏極分別連接到第二電容器的另一端和第j級柵極信號輸出端；第二電容器的一端連接到第i級節(jié)點，第二電容器的另一端連接到第二下拉維持單元；第二下拉維持單元連接到直流低電壓端。

進一步地，所述第二時鐘信號和所述第一時鐘信號的波形相反。

進一步地，所述a為4。

進一步地，所述第一時鐘信號和所述第二時鐘信號選自一時鐘信號組中的兩個不同時鐘信號；所述時鐘信號組包括M個時鐘信號，其中M為正整數(shù)，每一個時鐘信號的周期為8H，每一個時鐘信號的高電平時間為3.2H，第m+1個時鐘信號的上升沿比對應的第m個時鐘信號的上升沿出現(xiàn)的時間延遲H，其中m為1至M中的正整數(shù)且m不等于3，第四個時鐘信號的上升沿比第三個時鐘信號的上升沿出現(xiàn)的時間延遲1.2H。

進一步地，所述啟動信號的高電平時間為4H，第一個時鐘信號的第一個上升沿比所述啟動信號的上升沿出現(xiàn)的時間延遲H。

進一步地，所述第一級柵極信號輸出端輸出的第一級柵極信號的高電平時間為4.2H，且所述數(shù)據(jù)電壓信號的第一個上升沿比啟動信號的上升沿出現(xiàn)的時間延遲3.5H。

進一步地，當所述啟動信號為高電平時，第一晶體管導通，啟動信號的高電位傳到第i級節(jié)點，第i級節(jié)點為高電位，第三晶體管導通，第一時鐘信號為低電平，第i級柵極信號輸出端為低電位，之后第一時鐘信號由低電平轉為高電平，第i級柵極信號輸出端為高電位，第i級節(jié)點受到電容耦合效應被抬升到更高電位，之后第二時鐘信號為高電平，第一晶體管導通，啟動信號和第一時鐘信號為低電平，第i級柵極信號輸出端被拉到低電位，啟動信號的低電平信號通過導通的第一晶體管被傳到第i級節(jié)點，第i級節(jié)點被拉到低電位。

進一步地，當?shù)趈-a級柵極信號輸出端為高電位時，第二時鐘信號為高電位，第四晶體管導通，第j-a級柵極信號輸出端的高電位傳入到第j級節(jié)點，第j級節(jié)點為高電位，同時第五晶體管導通，第一時鐘信號為低電平，第j級柵極信號輸出端為低電位，第j-a級柵極信號輸出端為低電位，第二時鐘信號為低電位，第四晶體管截止，第一時鐘信號為高電位，第j級柵極信號輸出端為高電位，第j級節(jié)點受到電容耦合效應被抬升到更高電位，之后第一時鐘信號為低電位，第j級柵極信號輸出端被拉到低電位，第二時鐘信號為高電位，第j-a級柵極信號輸出端的低電位傳到第j級節(jié)點，第j級節(jié)點被拉到低電位。

根據(jù)本發(fā)明的另一方面，還提供了一種具有上述GOA驅(qū)動電路的顯示裝置。

本發(fā)明的有益效果：本發(fā)明的GOA驅(qū)動電路能夠縮短數(shù)據(jù)緩沖時間(Line Buffer)，從而有利于GOA驅(qū)動電路成本的降低。

附圖說明

通過結合附圖進行的以下描述，本發(fā)明的實施例的上述和其它方面、特點和優(yōu)點將變得更加清楚，附圖中：

圖1是根據(jù)本發(fā)明的第i(1≤i≤a)級GOA單元的電路圖；

圖2是根據(jù)本發(fā)明的第j(a+1≤j≤N)級GOA單元的電路圖；

圖3是根據(jù)本發(fā)明的實施例的各種信號的時序圖；

圖4是根據(jù)本發(fā)明的實施例的第一級GOA單元工作的時序信號圖；

圖5是根據(jù)本發(fā)明的實施例的第三十二級GOA單元工作的時序信號圖。

具體實施方式

以下，將參照附圖來詳細描述本發(fā)明的實施例。然而，可以以許多不同的形式來實施本發(fā)明，并且本發(fā)明不應該被解釋為限制于這里闡述的具體實施例。相反，提供這些實施例是為了解釋本發(fā)明的原理及其實際應用，從而使本領域的其他技術人員能夠理解本發(fā)明的各種實施例和適合于特定預期應用的各種修改。

根據(jù)本發(fā)明的實施例的GOA驅(qū)動電路包括級聯(lián)的N個GOA單元，即包括第一級GOA單元至第N級GOA單元。在本實施例中，N為不小于4的自然數(shù)(或正整數(shù))，但本發(fā)明并不限制于此。

圖1是根據(jù)本發(fā)明的第i級GOA單元的電路圖。其中1≤i≤a，a為小于或等于N/2的自然數(shù)。在本實施例中，a優(yōu)選為4。也就是說，第一級GOA單元至第四級GOA單元的電路架構可以采用圖1所示的電路架構。

參照圖1，根據(jù)本發(fā)明的第i級GOA單元第一晶體管T1、第二晶體管T2、第三晶體管T3、第一電容器C1、第一下拉維持單元10。

具體地，第一晶體管T1的源極和柵極用于接收啟動信號STV，第一晶體管T1的漏極分別連接到第一下拉維持單元10和第i級節(jié)點Q(i)；第二晶體管T2的源極用于接收啟動信號STV，第二晶體管T2的柵極用于接收第二時鐘信號XCK，第二晶體管T2的漏極連接到第i級節(jié)點Q(i)；第三晶體管T3的源極用于接收第一時鐘信號CK，第三晶體管T3的柵極連接到第i級節(jié)點Q(i)，第三晶體管T3的漏極分別連接到第一電容器C1的另一端和第i級柵極信號輸出端G(i)；第一電容器C1的一端連接到第i級節(jié)點Q(i)，第一電容器C1的另一端連接到第一下拉維持單元10；第一下拉維持單元10連接到直流低電壓端Vss。其中第i級柵極信號輸出端G(i)用于輸出第i級柵極信號。

圖2是根據(jù)本發(fā)明的第j級GOA單元的電路圖。其中a+1≤j≤N。也就是說，5≤j≤N，第五級GOA單元至第N級GOA單元的電路架構可以采用圖2所示的電路架構。

參照圖2，第j級GOA單元包括：第四晶體管T4、第五晶體管T5、第二電容器C2、第二下拉維持單元20。

具體地，第四晶體管T4的源極連接到第j-4級柵極信號輸出端G(j-4)，第四晶體管T4的柵極用于接收第二時鐘信號XCK，第四晶體管T4的漏極分別連接到第二下拉維持單元20和第j級節(jié)點Q(j)；第五晶體管T5的源極用于接收第一時鐘信號CK，第五晶體管T5的柵極連接到第j級節(jié)點Q(j)，第五晶體管T5的漏極分別連接到第二電容器C2的另一端和第j級柵極信號輸出端G(j)；第二電容器C2的一端連接到第i級節(jié)點Q(i)，第二電容器C2的另一端連接到第二下拉維持單元20；第二下拉維持單元20連接到直流低電壓端Vss。其中第j級柵極信號輸出端G(j)用于輸出第j級柵極信號。

在圖1和圖2中，直流低電壓端Vss用于提供一直流低電壓。

在本實施例中，第二時鐘信號XCK和第一時鐘信號CK的波形相反。進一步地，第二時鐘信號XCK和第一時鐘信號CK選自一時鐘信號組中的兩個不同的時鐘信號。

圖3是根據(jù)本發(fā)明的實施例的各種信號的時序圖。

參照圖3，所述時鐘信號組包括M個時鐘信號，其中M為正整數(shù)。這里M優(yōu)選為8，但本發(fā)明并不限制于此。也就是說，所述時鐘信號組包括：第一個時鐘信號CK1、第二個時鐘信號CK2、第三個時鐘信號CK3、第四個時鐘信號CK4、第五個時鐘信號CK5、第六個時鐘信號CK6、第七個時鐘信號CK7、第八個時鐘信號CK8。每一個時鐘信號的周期為8H，且每一個時鐘信號的高電平持續(xù)時間為3.2H，但本發(fā)明并不限制于此。

此外，第m+1個時鐘信號的上升沿比對應的第m個時鐘信號的上升沿出現(xiàn)的時間延遲H，其中m為1至M中的正整數(shù)且m不等于3，而第四個時鐘信號CK4的上升沿比第三個時鐘信號CK3的上升沿出現(xiàn)的時間延遲1.2H。

啟動信號STV的高電平時間為4H，第一個時鐘信號CK1的第一個上升沿比啟動信號STV的上升沿出現(xiàn)的時間延遲H。

以下對第一級GOA單元的工作過程進行說明，其他級(第二級、第三級和第四級)GOA單元可以參照執(zhí)行工作。圖4是根據(jù)本發(fā)明的實施例的第一級GOA單元工作的時序信號圖。

參照圖1、圖3和圖4，針對第一級GOA單元的工作，i＝1。此時，第一晶體管T1的源極和柵極均接收啟動信號STV，第一時鐘信號CK為第一個時鐘信號CK1，第二時鐘信號XCK為第五個時鐘信號CK5。

當啟動信號STV為高電平時，第一晶體管T1導通，啟動信號STV的高電平傳到第一級節(jié)點Q(1)，第一級節(jié)點Q(1)為高電位。同時第三晶體管T3導通，此時第一時鐘信號CK為低電平，第一級柵極信號輸出端G(1)為低電位。之后，第一時鐘信號CK由低電平轉為高電平，第一級柵極信號輸出端G(1)為高電位，第一級節(jié)點Q(1)受到電容耦合效應，被抬升到更高的電位。之后，第二時鐘信號XCK為高電平，第一晶體管T1導通，此時啟動信號STV和第一時鐘信號CK為低電平，第一級柵極信號輸出端G(1)被拉到低電位，然后啟動信號STV的低電平信號通過導通的第一晶體管T1被傳到第一級節(jié)點Q(1)，第一級節(jié)點Q(1)被拉到低電位。從圖3中可以看出，數(shù)據(jù)電壓信號date的第一個上升沿比啟動信號STV的上升沿出現(xiàn)的時間延遲3.5H，即數(shù)據(jù)緩沖時間(Line Buffer)僅有3.5，被大大地縮短，有利于成本的降低。

以下對第三十二級GOA單元的工作過程進行說明，其他級(第五級、……、第三十一級、第三十三級、……、第N級)GOA單元可以參照執(zhí)行工作。圖5是根據(jù)本發(fā)明的實施例的第三十二級GOA單元工作的時序信號圖。

參照圖3和圖5，針對第三十二級GOA單元的工作，j＝32。此時，第四晶體管T4的源極連接到第二十八級柵極信號輸出端G(28)，第一時鐘信號CK為第八個時鐘信號CK8，第二時鐘信號XCK為第四個時鐘信號CK4。

當?shù)诙思墫艠O信號輸出端G(28)為高電位時，第二時鐘信號XCK為高電位，第四晶體管T4導通，第二十八級柵極信號輸出端G(28)的高電位傳入到第三十二級節(jié)點Q(32)，第三十二級節(jié)點Q(32)為高電位。同時第五晶體管T5導通，此時，第一時鐘信號CK是低電平，所以第三十二級柵極信號輸出端G(32)為低電位。然后第二十八級柵極信號輸出端G(28)為低電位，第二時鐘信號XCK為低電位，第四晶體管T4截止，此時，第一時鐘信號CK為高電位，第三十二級柵極信號輸出端G(32)為高電位，第三十二級節(jié)點Q(32)受到電容耦合效應被抬升到更高的電位。然后第一時鐘信號CK為低電位，第三十二級柵極信號輸出端G(32)被拉到低電位，第二時鐘信號XCK為高電位，第二十八級柵極信號輸出端G(28)的低電位傳到第三十二級節(jié)點Q(32)，第三十二級節(jié)點Q(32)被拉到低電位。

需要說明的是，在本實施例中，第一下拉維持單元10和所述第二下拉維持單元20均由鏡像連接的第一下拉維持電路(未示出)和第二下拉維持電路(未示出)構成，所述第一下拉維持電路和所述第二下拉維持電路交替工作，以將第i級節(jié)點Q(i)、第j級節(jié)點Q(j)、第i級柵極信號輸出端G(i)以及第j級柵極信號輸出端G(j)保持在負電位。

綜上所述，根據(jù)本發(fā)明的實施例的GOA驅(qū)動電路，能夠縮短數(shù)據(jù)緩沖時間(Line Buffer)，從而有利于GOA驅(qū)動電路成本的降低。

雖然已經(jīng)參照特定實施例示出并描述了本發(fā)明，但是本領域的技術人員將理解：在不脫離由權利要求及其等同物限定的本發(fā)明的精神和范圍的情況下，可在此進行形式和細節(jié)上的各種變化。