本發(fā)明屬于顯示技術領域，具體涉及一種移位寄存器、GOA電路及其驅動方法、顯示裝置。

背景技術：

陣列基板行驅動(Gate Driver on Array，GOA)驅動電路是利用液晶顯示器陣列制程將行(Gate)掃描驅動信號電路制作在陣列基板上來實現(xiàn)對像素單元的逐行驅動掃描。GOA驅動電路不僅能夠減少外接集成電路的焊接工序，提高集成度，還可以提升產能降低生產成本，是中小尺寸液晶顯示產品(例如手機)的首選。

發(fā)明人發(fā)現(xiàn)現(xiàn)有技術中至少存在如下問題：近年來，隨著LCD面板尺寸越來越大，集成化程度越來越高，電路結構越來越復雜，降低功耗、增加系統(tǒng)穩(wěn)定性方面的需求也隨之增加?，F(xiàn)有技術中GOA驅動電路的穩(wěn)定性、低功耗等問題需要進一步提高。

技術實現(xiàn)要素：

本發(fā)明針對現(xiàn)有的GOA驅動電路的穩(wěn)定性、低功耗等問題需要進一步提高的問題，提供一種移位寄存器、GOA電路及其驅動方法、顯示裝置。

解決本發(fā)明技術問題所采用的技術方案是：

一種移位寄存器，包括：多個輸入模塊，多個輸出模塊，與每個輸入模塊對應的第一復位模塊，第一降噪模塊，第二降噪模塊，以及第二復位模塊6；其中，

每個輸入模塊均連接上拉節(jié)點和與各自對應的信號輸入端，用于在信號輸入端所輸入的信號的控制下，對所述上拉節(jié)點進行充電；

每個輸出模塊均連接所述上拉節(jié)點、與各自對應的信號輸出端、與各自對應的第一時鐘控制信號端、以及與各自對應的第一復位模塊，用于在所述上拉節(jié)點的電位的控制下，將所述第一時鐘控制信號端所輸入的信號通過所述信號輸出端進行輸出；

每個第一復位模塊連接下拉節(jié)點、低電平端、與各自對應的信號輸出端，用于在下拉節(jié)點的電位的控制下，通過低電平端所輸入的信號將信號輸出端的電位拉低；

所述第一降噪模塊連接低電平端、下拉節(jié)點、上拉節(jié)點，用于在下拉節(jié)點的電位的控制下，通過低電平端所輸入的信號對上拉節(jié)點進行降噪；

所述第二降噪模塊連接下拉節(jié)點、上拉節(jié)點、低電平端，以及各個信號輸出端，用于在各個信號輸出端所輸入的信號和所述上拉節(jié)點的電位的控制下，通過低電平端所輸入的信號對下拉節(jié)點進行降噪；

所述第二復位模塊連接第四時鐘信號輸入端和下拉節(jié)點，用于在第四時鐘信號輸入端所輸入的信號控制下，控制下拉節(jié)點電位；

所述上拉節(jié)點為各個輸入模塊與各個輸出模塊之間的連接節(jié)點；下拉節(jié)點為第一復位模塊與第二降噪模塊之間的連接節(jié)點。

優(yōu)選的是，所述移位寄存器包括兩個輸入模塊，每個輸入模塊包括第一晶體管，所述第一晶體管的控制極和第一級連接輸入模塊對應的信號輸入端，所述第一晶體管的第二級連接上拉節(jié)點。

優(yōu)選的是，所述移位寄存器包括兩個輸出模塊，每個輸出模塊包括第二晶體管和第一電容；

所述第二晶體管的控制極連接上拉節(jié)點；所述第二晶體管的第二極連接信號輸出端，所述第二晶體管的第一極連接第一時鐘控制信號端，以及第一復位模塊；

所述第一電容的第一端連接上拉節(jié)點，所述第一電容的第二端連接信號輸出端。

優(yōu)選的是，所述第一復位模塊包括第三晶體管，所述第三晶體管的控制極連接下拉節(jié)點，第三晶體管的第一極連接信號輸出端；所述第三晶體管的第二極連接低電平端。

優(yōu)選的是，所述第一降噪模塊包括第六晶體管；

所述第六晶體管的控制極連接下拉節(jié)點，所述第六晶體管的第一極連接上拉節(jié)點，所述第六晶體管的第二極連接低電平端。

優(yōu)選的是，所述第二復位模塊包括第七晶體管；

所述第七晶體管的控制極和第二極連接第四時鐘信號輸入端，所述第七晶體管的第二極連接下拉節(jié)點。

優(yōu)選的是，所述第二降噪模塊包括第四晶體管、第五晶體管和第三電容；

所述第四晶體管的控制極連接信號輸出端，所述第四晶體管的第一極連接下拉節(jié)點，所述第四晶體管的第二極連接低電平端；

所述第五晶體管的控制極連接上拉節(jié)點，所述第五晶體管的第一極連接下拉節(jié)點，所述第五晶體管的第二極連接低電平端；

所述第三電容的第一端連接下拉節(jié)點，所述第三電容的第二端連接低電平端。

本發(fā)明還提供一種GOA電路，包括多個級聯(lián)的移位寄存器，所述移位寄存器為上述的移位寄存器。

本發(fā)明還提供一種上述GOA電路的驅動方法，所述輸入模塊包括第一輸入模塊，第二輸入模塊，所述輸出模塊包括第一輸出模塊，第二輸出模塊，所述方法包括：

在第一階段，第一輸入模塊在第一信號輸入端所輸入的信號的控制下，對所述上拉節(jié)點進行充電；所述第二復位模塊在第四時鐘信號輸入端所輸入的信號的控制下將下拉結點電位拉低；所述第二降噪模塊在上拉節(jié)點的電位的控制下，通過低電平端所輸入的信號對下拉節(jié)點進行降噪；第一信號輸出端輸出低電平信號；第二信號輸出端輸出低電平信號；

在第二階段，所述第一輸出模塊在所述上拉節(jié)點的電位的控制下，將所述第一時鐘控制信號端所輸入的信號通過第一信號輸出端進行輸出；所述第二降噪模塊在第一信號輸出端所輸入的信號的控制下，通過低電平端所輸入的信號對下拉節(jié)點進行降噪；所述第一信號輸出端輸出高電平信號；所述第二信號輸出端輸出低電平信號；

在第三階段，所述第二輸出模塊在所述上拉節(jié)點的電位的控制下，將第二時鐘控制信號端所輸入的信號通過第二信號輸出端進行輸出；所述第二降噪模塊在第二信號輸出端所輸入的信號的控制下，通過低電平端所輸入的信號對下拉節(jié)點進行降噪；所述第一信號輸出端輸出低電平信號；所述第二信號輸出端輸出高電平信號；

在第四階段，所述第二輸出模塊在所述上拉節(jié)點的電位的控制下，將第三時鐘控制信號端所輸入的信號通過第二信號輸出端進行輸出；所述第二降噪模塊在上拉節(jié)點的電位的控制下，通過低電平端所輸入的信號對下拉節(jié)點進行降噪；所述第一信號輸出端輸出高電平信號；所述第二信號輸出端輸出低電平信號；

在第五階段，所述第二復位模塊在第四時鐘信號輸入端所輸入的信號的控制下，將下拉結點電位拉高；所述第一復位模塊在下拉節(jié)點的電位的控制下，通過低電平端所輸入的信號將第一信號輸出端、第二信號輸出端的電位拉低。

本發(fā)明還提供一種顯示面板，包括上述的移位寄存器。

本發(fā)明還提供一種顯示裝置，包括上述的顯示面板。

本發(fā)明的移位寄存器包括多個輸入模塊、多個輸出模塊、第一降噪模塊、以及第二降噪模塊；其中，多個輸出模塊使得移位寄存器具有多個輸出控制點，這樣可以控制多行柵線的開關，增加單級移位寄存器的驅動控制能力，還可以有效得節(jié)省移位寄存器的排布空間；此外多個輸出模塊分別通過降噪模塊反饋來控制下拉節(jié)點，明顯增加了電路的抗噪聲能力，使得輸出更加平穩(wěn)；大大提高面板良率。本發(fā)明的移位寄存器適用于各種顯示裝置。

附圖說明

圖1為本發(fā)明的實施例1的移位寄存器的結構示意圖；

圖2為本發(fā)明的實施例2的移位寄存器的電路示意圖；

圖3為本發(fā)明的實施例3的GOA電路示意圖；

圖4為本發(fā)明的實施例3的GOA電路時序圖；

其中，附圖標記為：1、輸入模塊；2、輸出模塊；3、第一復位模塊；4、第一降噪模塊；5、第二降噪模塊；6、第二復位模塊。

具體實施方式

為使本領域技術人員更好地理解本發(fā)明的技術方案，下面結合附圖和具體實施方式對本發(fā)明作進一步詳細描述。

實施例1：

本實施例提供一種移位寄存器，如圖1所示，包括：多個輸入模塊1，多個輸出模塊2，與每個輸入模塊1對應的第一復位模塊3，第一降噪模塊4，第二降噪模塊5，以及第二復位模塊6。

其中，本實施例中以兩個輸入模塊1，兩個輸出模塊2進行說明，三個或者更多個輸入模塊1、輸出模塊2的情況與本實施例類似。

每個輸入模塊1均連接上拉節(jié)點PU和與各自對應的信號輸入端Input1、Input2，用于在信號輸入端所輸入的信號的控制下，對所述上拉節(jié)點PU進行充電；

每個輸出模塊2均連接所述上拉節(jié)點PU、與各自對應的信號輸出端OUT1、OUT2、與各自對應的第一時鐘控制信號端CK1、CK2以及與各自對應的第一復位模塊3，用于在所述上拉節(jié)點PU的電位的控制下，將所述第一時鐘控制信號端CK1、CK2所輸入的信號通過所述信號輸出端OUT1、OUT2進行輸出；

每個第一復位模塊3連接下拉節(jié)點PD、低電平端VGL、與各自對應的信號輸出端OUT1、OUT2，用于在下拉節(jié)點PD的電位的控制下，通過低電平端VGL所輸入的信號將信號輸出端OUT1、OUT2的電位拉低；

所述第一降噪模塊4連接低電平端VGL、下拉節(jié)點PD、上拉節(jié)點PU，用于在下拉節(jié)點PD的電位的控制下，通過低電平端VGL所輸入的信號對上拉節(jié)點PU進行降噪；

所述第二降噪模塊5連接下拉節(jié)點PD、上拉節(jié)點PU、低電平端VGL，以及各個信號輸出端OUT1、OUT2，用于在各個信號輸出端OUT1、OUT2所輸入的信號和所述上拉節(jié)點PU的電位的控制下，通過低電平端VGL所輸入的信號對下拉節(jié)點PD進行降噪；

所述第二復位模塊6連接第四時鐘信號CK4輸入端和下拉節(jié)點PD，用于在第四時鐘信號輸入端CK4所輸入的信號控制下，控制下拉節(jié)點PD電位；

所述上拉節(jié)點PU為各個輸入模塊1與各個輸出模塊2之間的連接節(jié)點；下拉節(jié)點PD為第一復位模塊3與第二降噪模塊5之間的連接節(jié)點。

本實施例的移位寄存器包括多個輸入模塊、多個輸出模塊、第一降噪模塊、以及第二降噪模塊；其中，多個輸出模塊使得移位寄存器具有多個輸出控制點，這樣可以控制多行柵線的開關，增加單級移位寄存器的驅動控制能力，還可以有效得節(jié)省移位寄存器的排布空間；此外多個輸出模塊分別通過降噪模塊反饋來控制下拉節(jié)點，明顯增加了電路的抗噪聲能力，使得輸出更加平穩(wěn)；大大提高面板良率。

實施例2：

本實施例提供一種移位寄存器，如圖2所示，包括：兩個輸入模塊1，兩個輸出模塊2，與每個輸入模塊1對應的第一復位模塊3，第一降噪模塊4，第二降噪模塊5，以及第二復位模塊6。

其中，圖2中左上方的為第一個輸入模塊1，左下方的為第二個輸入模塊1，中上部為第一個輸出模塊2，右上方的為第二個輸出模塊2。

本實施例的移位寄存器中具有四個時鐘控制信號端CK1、CK2、CK3、CK4，其中CK1、CK2、CK3、CK4為依次相差1/4個周期的時鐘信號。

每個輸入模塊1包括第一晶體管，所述第一晶體管的控制極和第一級連接輸入模塊1對應的信號輸入端Input1，所述第一晶體管的第二級連接上拉節(jié)點PU。

具體的，圖2中的M1、M11均為第一晶體管，M11為第一個輸入模塊1的第一晶體管，M1為第二個輸入模塊1的第一晶體管。

優(yōu)選的是，每個輸出模塊2包括第二晶體管和第一電容；

具體的，圖2中的M2、M9均為第二晶體管，M2為第一個輸出模塊2的第二晶體管，M9為第二個輸出模塊2的第二晶體管。圖2中的C1、C2均為第一電容，C1為第一個輸出模塊2的第一電容，C2為第二個輸出模塊2的第一電容。

所述第二晶體管的控制極連接PU節(jié)點；所述第二晶體管的第二極連接信號輸出端，所述第二晶體管的第一極連接第一時鐘控制信號端CK1，以及第一復位模塊3；

具體的，M2連接Out1，M9連接Out2。

所述第一電容C1、C2的第一端連接PU節(jié)點，所述第一電容的第二端連接信號輸出端。

優(yōu)選的是，所述第一復位模塊3包括第三晶體管，所述第三晶體管的控制極連接下拉節(jié)點PD，第三晶體管的第一極連接信號輸出端；所述第三晶體管的第二極連接低電平端。

具體的，M3、M8均為第三晶體管，M3對應第一個輸出模塊2，其作為第一個輸出模塊2的第一復位模塊3，M8對應第二個輸出模塊2，其作為第二個輸出模塊2的第一復位模塊3。M3連接Out1，M8連接Out2。

優(yōu)選的是，所述第一降噪模塊4包括第六晶體管M6；

所述第六晶體管的控制極連接下拉節(jié)點PD，所述第六晶體管的第一極連接上拉節(jié)點PU，所述第六晶體管的第二極連接低電平端VGL。

優(yōu)選的是，所述第二復位模塊包括第七晶體管；

所述第七晶體管的控制極和第二極連接第四時鐘信號輸入端CK4，所述第七晶體管的第二極連接下拉節(jié)點PD。

優(yōu)選的是，所述第二降噪模塊5包括第四晶體管(M4和M10)、第五晶體管M5和第三電容C3；

所述第四晶體管的控制極連接信號輸出端，所述第四晶體管的第一極連接下拉節(jié)點PD，所述第四晶體管的第二極連接低電平端VGL；

具體的，M4與M10均為第四晶體管，M4連接Out1，M10連接Out2。

所述第五晶體管M5的控制極連接上拉節(jié)點PU，所述第五晶體管M5的第一極連接下拉節(jié)點PD，所述第五晶體管M5的第二極連接低電平端VGL；

所述第三電容C3的第一端連接下拉節(jié)點PD，所述第三電容的第二端連接低電平端VGL。

實施例3：

本實施例提供一種GOA電路，包括多個級聯(lián)的上述實施例的移位寄存器。

GOA級聯(lián)見圖3，奇數(shù)級的移位寄存器，如1級移位寄存器由CK1、CK2、CK4時鐘控制信號端控制；偶數(shù)級的移位寄存器，如2級移位寄存器由CK3、CK4、CK2時鐘控制信號端控制；依此類推。圖2中Input1為上級的輸出信號N-1，Input2為下級輸出的信號N+2。Out1為本級第一輸出信號N，Out2為本級第二輸出信號N+1。

本實施例還提供一種上述GOA電路的驅動方法，參見圖4，所述方法包括：

在第一階段t1，第一個輸入模塊1在第一信號輸入端Input1所輸入的信號的控制下，對所述上拉節(jié)點PU進行充電；所述第二復位模塊6在第四時鐘信號輸入端CK4所輸入的信號的控制下將下拉結點電位拉低；所述第二降噪模塊5在上拉節(jié)點PU的電位的控制下，通過低電平端VGL所輸入的信號對下拉節(jié)點PD進行降噪；所述第一輸出模塊2輸出低電平信號；

也就是說，該階段Input1(N-1)為高電平，CK1、CK2、CK3為低電平，CK4為高電平，M11打開，Input1(N-1)通過M11，給C1充電，同時給C2充電；PU→變?yōu)楦唠娖健鶰5打開→C3開始放電，PD被拉為低電平。M2打開，CK1與Out1(N)聯(lián)通，Out1(N)保持低電平；M9打開，CK2與Out2(N+1)聯(lián)通，Out2(N+1)保持低電平。

在第二階段t2，所述第一輸出模塊2在所述上拉節(jié)點PU的電位的控制下，將所述第一時鐘控制信號端CK1所輸入的信號通過第一信號輸出端Out1進行輸出；所述第二降噪模塊5在第一信號輸出端Out1所輸入的信號的控制下，通過低電平端VGL所輸入的信號對下拉節(jié)點PD進行降噪；

也就是說，該階段Input(N-1)變?yōu)榈碗娖?，CK1變?yōu)楦唠娖?，CK2、CK3、CK4為低電平，M11關閉，其中，C1、C2電容有效得保證了PU的高電位和自舉；Out1(N)隨CK1變化，變?yōu)楦唠娖剑琌ut2(N+1)保持低電平；Out1(N)通過M4反饋，增加輸出穩(wěn)定性。

在第三階段t3，所述第二輸出模塊2在所述上拉節(jié)點PU的電位的控制下，將所述第二時鐘控制信號端CK2所輸入的信號通過第二信號輸出端Out2進行輸出；所述第二降噪模塊5在第二信號輸出端Out2所輸入的信號的控制下，通過低電平端VGL所輸入的信號對下拉節(jié)點PD進行降噪；

也就是說，該階段CK1變?yōu)榈碗娖?，CK2變?yōu)楦唠娖剑珻K3、CK4為低電平，Out1(N)隨CK1變化，變?yōu)榈碗娖?，Out2(N+1)隨CK2變化，變?yōu)楦唠娖?；Out2(N+1)通過M10反饋，增加輸出穩(wěn)定性。

在第四階段t4，所述第二輸出模塊2在所述上拉節(jié)點PU的電位的控制下，將所述第三時鐘控制信號端CK3所輸入的信號通過第二信號輸出端Out2進行輸出；所述第二降噪模塊5在上拉節(jié)點PU的電位的控制下，通過低電平端VGL所輸入的信號對下拉節(jié)點PD進行降噪；

也就是說，該階段CK1為低電平，CK2為低電平，CK3為高電平，CK4為低電平，Input2(N+2)為高電平，M1打開，Input2(N+12)通過M1，繼續(xù)給C1、C2充電；PU→繼續(xù)維持高電平→M5繼續(xù)保持打開，確保PD繼續(xù)被拉為低電平。

在第五階段t5，所述第二復位模塊6在第四時鐘信號輸入端CK4所輸入的信號的控制下，將下拉結點電位拉高；所述第一復位模塊3在下拉節(jié)點PD的電位的控制下，通過低電平端VGL所輸入的信號將第一信號輸出端Out1、第二信號輸出端Out2的電位拉低。

也就是說，該階段Input2(N+2)變?yōu)榈碗娖剑珻K1，CK2，CK3為低電平，CK4為高電平，M1關閉，M7打開，CK4通過M7，繼續(xù)給C3充電；PD→變?yōu)楦唠娖健鶰6打開→C1、C2通過M6放電，PU被拉為低電平→M2、M9關閉，M3、M8打開，確保Out1(N)和Out2(N+1)繼續(xù)輸出低電平。

實施例4：

本實施例提供一種顯示面板，包括上述實施例的移位寄存器。

實施例5：

本實施例提供了一種顯示裝置，其包括上述任意一種顯示面板。所述顯示裝置可以為：液晶顯示面板、電子紙、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產品或部件。

顯然，上述各實施例的具體實施方式還可進行許多變化；例如：上述實施例中舉例說明了兩個輸出模塊的情況，三個或者更多個輸出模塊的情況與上述實施例的實施方式類似。

可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領域內的普通技術人員而言，在不脫離本發(fā)明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。