一種goa單元及其驅(qū)動(dòng)方法、goa電路、顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種集成柵極驅(qū)動(dòng)(英文:Gatedriver OnArray，簡(jiǎn)稱:GOA)單元及其驅(qū)動(dòng)方法、GOA電路、顯示裝置
【背景技術(shù)】
[0002]隨著電子技術(shù)的發(fā)展，G0A電路越來(lái)越廣泛的應(yīng)用于顯示設(shè)備，提高G0A電路的輸出信號(hào)的可靠性變得越來(lái)越重要。
[0003]目前普遍采用一對(duì)周期相等、相位相反的時(shí)鐘信號(hào)CLK和CLKB分別進(jìn)行G0A單元的輸出和輸出控制。具體的，參照?qǐng)D1所示，當(dāng)PU點(diǎn)高電平且CLK高電平時(shí)，G0A單元輸出CLK的時(shí)鐘信號(hào)，當(dāng)CLKB高電平且低電平時(shí)，PD點(diǎn)電壓被拉高，T9、T10導(dǎo)通，PU點(diǎn)通過(guò)T9連接VSS，Output通過(guò)Τ10連接VSS。即當(dāng)?shù)碗娖角褻LKB高電平時(shí)，CLKB能夠拉高PD點(diǎn)電壓，進(jìn)而通過(guò)導(dǎo)通T9、T10分別對(duì)PU點(diǎn)和Output進(jìn)行放電，降低Output的輸出噪聲。而Output的輸出噪聲主要是在CLK的輸出電壓的變化時(shí)產(chǎn)生的，且由于CLKB與CLK周期相等、相位相反，所以CLKB無(wú)法降低CLK的電壓變化時(shí)產(chǎn)生的輸出噪聲，尤其當(dāng)T12溝道較大時(shí)，Output的輸出噪聲很大，輸出信號(hào)的可靠性低，極容易發(fā)生多行輸出，導(dǎo)致顯示設(shè)備黑屏。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的實(shí)施例提供一種G0A單元及其驅(qū)動(dòng)方法、G0A電路、顯示裝置，用于降低或消除G0A單元的輸出噪聲。
[0005]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0006]第一方面，提供一種G0A單元，包括:輸入模塊、第一控制模塊、第二控制模塊、第三控制模塊、復(fù)位模塊、輸出模塊和儲(chǔ)能模塊；
[0007]所述輸入模塊連接輸入信號(hào)端和第一節(jié)點(diǎn)，用于在所述輸入信號(hào)端的輸入信號(hào)的控制下將所述第一節(jié)點(diǎn)的電壓與所述輸入信號(hào)端的電壓拉齊；
[0008]所述第一控制模塊連接所述第一節(jié)點(diǎn)、第一電平端、第二節(jié)點(diǎn)、第一時(shí)鐘信號(hào)端和第二時(shí)鐘信號(hào)端，用于在所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)以及所述第一節(jié)點(diǎn)的電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電平端或所述第一時(shí)鐘信號(hào)端或所述第二時(shí)鐘信號(hào)端的電壓拉齊；
[0009]所述第二控制模塊連接第三時(shí)鐘信號(hào)端、輸出信號(hào)端和所述第一電平端，用于在所述第三時(shí)鐘信號(hào)端的第三時(shí)鐘信號(hào)的控制下將所述輸出信號(hào)端的電壓與所述第一點(diǎn)電平端的電壓拉齊；
[0010]所述第三控制模塊連接所述第一節(jié)點(diǎn)、所述第二節(jié)點(diǎn)、所述第一電平端和所述輸出信號(hào)端，用于在所述第二節(jié)點(diǎn)的電壓的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與所述第一電平端的電壓拉齊；
[0011]所述復(fù)位模塊連接所述第一電平端、所述第一節(jié)點(diǎn)、所述輸出信號(hào)端和復(fù)位信號(hào)端，用于在所述復(fù)位信號(hào)端的復(fù)位信號(hào)的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與所述第一電平端的電壓拉齊；
[0012]所述輸出模塊連接第四時(shí)鐘信號(hào)端、所述輸出信號(hào)端和所述第一節(jié)點(diǎn)，用于在所述第一節(jié)點(diǎn)的電壓的控制下將所述第四時(shí)鐘信號(hào)端的第四時(shí)鐘信號(hào)在所述輸出信號(hào)端輸出；
[0013]儲(chǔ)能模塊連接所述第一節(jié)點(diǎn)和所述輸出信號(hào)端，用于存儲(chǔ)所述第一節(jié)點(diǎn)的電壓，以及使所述第一節(jié)點(diǎn)的電壓與所述輸出信號(hào)端的電壓發(fā)生等電壓變化。
[0014]可選的，所述輸入模塊包括:第一晶體管；
[0015]所述第一晶體管的第一端連接所述輸入信號(hào)端，所述第一晶體管的第二端連接所述第一節(jié)點(diǎn)，所述第一晶體管的柵極連接所述輸入信號(hào)端。
[0016]可選的，所述第一控制模塊包括:第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管和第七晶體管；
[0017]所述第二晶體管的第一端連接所述第一時(shí)鐘信號(hào)端，所述第二晶體管的第二端連接所述第三晶體管的柵極，所述第二晶體管的柵極連接所述第一時(shí)鐘信號(hào)端；
[0018]所述第三晶體管的第一端連接所述第一時(shí)鐘信號(hào)端，所述第三晶體管的第二端連接所述第二節(jié)點(diǎn)，所述第三晶體管的柵極連接所述第四晶體管的第一端；
[0019]所述第四晶體管的第一端連接所述第五晶體管的第二端，所述第四晶體管的第二端連接所述第一電平端，所述第四晶體管的柵極連接所述第一節(jié)點(diǎn)；
[0020]所述第五晶體管的第一端連接所述第二時(shí)鐘信號(hào)端，所述第五晶體管的第二端連接所述第六晶體管的柵極，所述第五晶體管的柵極連接所述第二時(shí)鐘信號(hào)端；
[0021]所述第六晶體管的第一端連接所述第二時(shí)鐘信號(hào)端，所述第六晶體管的第二端連接所述第二節(jié)點(diǎn)；
[0022]所述第七晶體管的第一端連接所述第二節(jié)點(diǎn)，所述第七晶體管的第二端連接所述第一電平端;所述第七晶體管的柵極連接所述第一節(jié)點(diǎn)。
[0023]可選的，所述第二控制模塊包括:第八晶體管；
[0024]所述第八晶體管的第一端連接所述輸出信號(hào)端，所述第八晶體管的第二端連接所述第一電平端;所述第八晶體管的柵極連接所述第三時(shí)鐘信號(hào)端。
[0025]可選的，所述第三控制模塊包括:第九晶體管和第十晶體管；
[0026]所述第九晶體管的第一端連接所述第一節(jié)點(diǎn)，所述第九晶體管的第二端連接所述第一電平端;所述第九晶體管的柵極連接所述第二節(jié)點(diǎn)；
[0027]所述第十晶體管的第一端連接所述輸出信號(hào)端，所述第十晶體管的第二端連接所述第一電平端;所述第十晶體管的柵極連接所述第二節(jié)點(diǎn)。
[0028]可選的，所述復(fù)位模塊包括:第十一晶體管和第十二晶體管；
[0029]所述第十一晶體管的第一端連接所述第一節(jié)點(diǎn)，所述第十一晶體管的第二端連接所述第一電平端;所述第十一晶體管的柵極連接所述復(fù)位信號(hào)端；
[0030]所述第十二晶體管的第一端連接所述輸出信號(hào)端，所述第十二晶體管的第二端連接所述第一電平端;所述第十二晶體管的柵極連接所述復(fù)位信號(hào)端。
[0031]可選的，所述輸出模塊包括:第十三晶體管；
[0032]所述第十三晶體管的第一端連接所述第四時(shí)鐘信號(hào)端，所述第十三晶體管的第二端連接所述輸出信號(hào)端，所述第十三晶體管的柵極連接所述第一節(jié)點(diǎn)。
[0033]可選的，所述儲(chǔ)能模塊包括:電容；
[0034]所述電容的第一極連接所述第一節(jié)點(diǎn)，所述電容的第二極連接所述輸出信號(hào)端。
[0035]可選的，各個(gè)晶體管均為N型晶體管或各個(gè)晶體管均為P型晶體管。
[0036]第二方面，提供一種G0A單元的驅(qū)動(dòng)方法，包括:
[0037]第一階段，輸入模塊在輸入信號(hào)端的輸入信號(hào)的控制下將第一節(jié)點(diǎn)的電壓與所述輸入信號(hào)端的電壓拉齊;儲(chǔ)能模塊存儲(chǔ)所述第一節(jié)點(diǎn)的電壓；
[0038]第二階段，輸出模塊在所述第一節(jié)點(diǎn)的電壓的控制下將第四時(shí)鐘信號(hào)在輸出信號(hào)端輸出;所述儲(chǔ)能模塊使所述第一節(jié)點(diǎn)的電壓與所述輸出信號(hào)端的電壓發(fā)生等電壓變化；
[0039]第三階段，復(fù)位模塊在復(fù)位信號(hào)端的復(fù)位信號(hào)的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與第一電平端的電壓拉齊；
[0040]第四階段，第一控制模塊在第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)以及所述第一節(jié)點(diǎn)的電壓的控制下將第二節(jié)點(diǎn)的電壓與所述第一時(shí)鐘信號(hào)端的電壓拉齊;第三控制模塊在所述第二節(jié)點(diǎn)的電壓的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與所述第一電平端的電壓拉齊。
[0041]第五階段，所述第一控制模塊在所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)以及所述第一節(jié)點(diǎn)的電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一時(shí)鐘信號(hào)端或所述第二時(shí)鐘信號(hào)端的電壓拉齊;所述第三控制模塊在所述第二節(jié)點(diǎn)的電壓的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與所述第一電平端的電壓拉齊。
[0042]第六階段，所述第一控制模塊在所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)以及所述第一節(jié)點(diǎn)的電壓的控制下將所述第二節(jié)點(diǎn)的電壓與所述第二時(shí)鐘信號(hào)端的電壓拉齊;所述第三控制模塊在所述第二節(jié)點(diǎn)的電壓的控制下將所述第一節(jié)點(diǎn)和所述輸出信號(hào)端的電壓與所述第一電平端的電壓拉齊。
[0043]第三方面，提供一種G0A電路，包括:至少兩個(gè)級(jí)聯(lián)的第一方面所述的G0A單元；
[0044]其中，第1級(jí)G0A單元的輸入信號(hào)端連接幀起始信號(hào)端，所述第1級(jí)G0A單元的輸出信號(hào)端連接第2級(jí)G0A單元的輸入信號(hào)端，所述第1級(jí)G0A單元的復(fù)位信號(hào)端連接所述第2級(jí)G0A單元的輸出信號(hào)端；
[0045]第η級(jí)GOA單元的輸入信號(hào)端連接第n-1級(jí)GOA單元的輸出信號(hào)端，所述第η級(jí)GOA單元的輸出信號(hào)端連接第n+1級(jí)G0A單元的輸入信號(hào)端，所述第η級(jí)G0A單元的復(fù)位信號(hào)端連接所述第η+1級(jí)G0A單元的輸出信號(hào)端;其中，η為正整數(shù)。
[0046]第五方面，提供一種顯示裝置，包括上述的G0A電路。
[0047]本發(fā)明實(shí)施例提供的G0A單元包括:輸入模塊、第一控制模塊、第二控制模塊、第三控制模塊、復(fù)位模塊、輸出模塊和儲(chǔ)能模塊。其中，第一控制模塊可以在第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)以及第一節(jié)點(diǎn)的電壓的控制下將第二節(jié)點(diǎn)的電壓與第一電平端或第一時(shí)鐘信號(hào)端或第二時(shí)鐘信號(hào)端的電壓拉齊;第三控制模塊可以在第二節(jié)點(diǎn)的電壓的控制下將第一