一種驅(qū)動(dòng)電路單元及其驅(qū)動(dòng)方法及行柵極驅(qū)動(dòng)集成電路的制作方法
【專利摘要】本發(fā)明公開了一種驅(qū)動(dòng)電路單元及其驅(qū)動(dòng)方法及行柵極驅(qū)動(dòng)集成電路，行柵極驅(qū)動(dòng)集成電路由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成；所述驅(qū)動(dòng)電路單元包括輸入模塊、反相器模塊、緩存模塊、傳遞模塊及驅(qū)動(dòng)輸出模塊，本發(fā)明輸出模塊中，利用直流電源驅(qū)動(dòng)大尺寸的薄膜晶體管，大大降低電路的動(dòng)態(tài)耦合功耗。電路驅(qū)動(dòng)僅采用一種低電平類型的時(shí)鐘信號(hào)驅(qū)動(dòng)，并且能夠利用電容自舉耦合后的高電壓驅(qū)動(dòng)輸出晶體管的柵極，能夠?qū)崿F(xiàn)電壓的全擺幅輸出。
【專利說明】
一種驅(qū)動(dòng)電路單元及其驅(qū)動(dòng)方法及行柵極驅(qū)動(dòng)集成電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及有源矩陣發(fā)光平板顯示器的行柵極掃描領(lǐng)域，具體涉及一種驅(qū)動(dòng)電路單元及其驅(qū)動(dòng)方法及行柵極驅(qū)動(dòng)集成電路。
【背景技術(shù)】
[0002]在平板顯示領(lǐng)域中，有源主動(dòng)發(fā)光顯示器一直以來都是主流的技術(shù)，而集成在顯示器面板上的驅(qū)動(dòng)行與列像素的電路是有源主動(dòng)發(fā)光顯示器的核心技術(shù)。在傳統(tǒng)的驅(qū)動(dòng)方案設(shè)計(jì)中，需要通過COG工藝將專門的芯片貼合在面板上進(jìn)行各行各列像素的驅(qū)動(dòng)，近年來，隨著技術(shù)的不斷發(fā)展，利用晶體管在顯示面板中直接集成驅(qū)動(dòng)電路來代替驅(qū)動(dòng)芯片，能夠減少額外工藝，降低成本，特別是應(yīng)用與柔性顯示面板上，能夠提高器件的穩(wěn)定性和可靠性。行柵極掃描集成電路是集成在顯示面板側(cè)面的用以逐行驅(qū)動(dòng)像素電路中控制數(shù)據(jù)信號(hào)寫入的晶體管的柵極，將其打開以便數(shù)據(jù)寫入，并將其關(guān)閉以便數(shù)據(jù)鎖存。
[0003]新興的氧化物薄膜晶體管是近年來集成電路器件的熱門研究對(duì)象。面向應(yīng)用的氧化物半導(dǎo)體器件都是N型的，而且具有閾值電壓為負(fù)值的特點(diǎn)。傳統(tǒng)的新型行掃描驅(qū)動(dòng)集成電路大多是利用時(shí)鐘信號(hào)驅(qū)動(dòng)輸出晶體管，但是輸出晶體管的寄生電容非常大，因?yàn)槠涑叽缍家銐虼蟛拍苡泻线m的驅(qū)動(dòng)能力，因此，電路的動(dòng)態(tài)耦合功耗非常大。隨著可移動(dòng)設(shè)備技術(shù)的發(fā)展，對(duì)低功耗顯示技術(shù)提出了更高的要求，降低行集成驅(qū)動(dòng)電路的功耗對(duì)提高用戶體驗(yàn)有重大意義。此外，上述驅(qū)動(dòng)方案一般需要兩種低電平類型的時(shí)鐘信號(hào)驅(qū)動(dòng)電路，集成電路外圍驅(qū)動(dòng)設(shè)計(jì)比較麻煩。而其他一些直流電源驅(qū)動(dòng)輸出晶體管的行集成電路雖然功耗比較低，但是不能利用耦合后的高電壓驅(qū)動(dòng)晶體管柵極，驅(qū)動(dòng)輸出電壓不夠高。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術(shù)存在的缺點(diǎn)與不足，本發(fā)明首要目的是提供一種驅(qū)動(dòng)電路單元，利用直流電源驅(qū)動(dòng)大尺寸的輸出晶體管，從而減小電路的功耗。
[0005]本發(fā)明另一目的是提供一種驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法，采用一種低電平的時(shí)鐘信號(hào)驅(qū)動(dòng)，同時(shí)能利用耦合后高壓驅(qū)動(dòng)輸出晶體管柵極的驅(qū)動(dòng)方法。
[0006]本發(fā)明的第三個(gè)目的是提供一種行柵極驅(qū)動(dòng)集成電路。
[0007]本發(fā)明采用如下技術(shù)方案:
[0008]—種驅(qū)動(dòng)電路單元，包括輸入模塊、反相器模塊、緩存模塊、傳遞模塊、驅(qū)動(dòng)輸出模塊、第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL、第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2、第三時(shí)鐘輸入口 CLK3、第一輸出端口 COUT、第二輸出端口 OUT及觸發(fā)信號(hào)端口 IN;
[0009]所述輸入模塊由第一晶體管及第二晶體管構(gòu)成，所述第一晶體管及第二晶體管的漏極與觸發(fā)信號(hào)端口 IN連接，第一晶體管的柵極與第一時(shí)鐘輸入口CLKl連接，所述第二晶體管的柵極與第三時(shí)鐘輸入口 CLK3連接，所述第二晶體管的源極及第一晶體管的源極相連接作為存儲(chǔ)電荷M節(jié)點(diǎn)；
[0010]所述反相器模塊由第三晶體管及第四晶體管構(gòu)成，所述第三晶體管的漏極與第一電源輸入端口 VDD連接，第三晶體管的柵極與第一時(shí)鐘輸入口 CLKl連接，所述第三晶體管的源極與第四晶體管的漏極連接構(gòu)成反相輸出節(jié)點(diǎn)QB，所述第四晶體管的源極與第一時(shí)鐘輸入口 CLKl連接，所述第四晶體管的柵極與緩存模塊輸出節(jié)點(diǎn)Q連接；
[0011]所述緩存模塊由第五、第六、第七及第八晶體管和第一電容構(gòu)成，所述第五晶體管的漏極與第二時(shí)鐘輸入口 CLK2連接，第五晶體管的柵極、第六晶體管的柵極及第一電容的一端均與存儲(chǔ)電荷M節(jié)點(diǎn)連接，所述第六晶體管的源極、第七晶體管的漏極與第一電容的另一端與緩存模塊輸出節(jié)點(diǎn)Q連接;所述第七晶體管的柵極及第八晶體管的柵極與反向輸出節(jié)點(diǎn)QB連接，所述第八晶體管的漏極與第三電源輸入端口 VSSL連接；
[0012]所述傳遞模塊由第九晶體管、第十晶體管、第十一晶體管及第二電容構(gòu)成，所述第九晶體管的漏極及第十一晶體管的漏極與第三時(shí)鐘輸入口 CLK3連接，第九晶體管的柵極及第二電容的一端與輸出節(jié)點(diǎn)Q連接，第九晶體管的源極、第二電容的另一端、第十晶體管的源極及第十一晶體管的柵極分別與第一輸出端口 COUT連接，第十晶體管的柵極與反向輸出節(jié)點(diǎn)QB連接，第十晶體管的漏極與第三電源輸入端口 VSSL連接，所述第五晶體管的源極、第六晶體管的漏極、第七晶體管的源極及第八晶體管的源極與第十一晶體管的源極連接；
[0013]所述輸出模塊由第十二晶體管及第十三晶體管構(gòu)成，所述第十二晶體管的漏極與第一電源輸入端口 VDD連接，所述第十二晶體管的柵極與輸出節(jié)點(diǎn)Q連接，所述第十二晶體管的源極與第十三晶體管的源極相連作為第二輸出端口 0UT，所述第十三晶體管的漏極與第二電源輸入端口VSS連接，所述第十三晶體管的柵極與反相輸出節(jié)點(diǎn)QB連接。
[0014]一種行柵極驅(qū)動(dòng)集成電路，由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成；
[0015]所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL；
[0016]具體連接為:
[0017]每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接；
[0018]其中，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口IN與觸發(fā)脈沖引線VIN連接；
[0019]第一驅(qū)動(dòng)電路單元的第一輸出端口COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接；
[0020]每一級(jí)柵極驅(qū)動(dòng)部分中:
[0021]所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0022]所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接；
[0023]所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CKl、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3。
[0024]一種行柵極驅(qū)動(dòng)集成電路，包括對(duì)稱分布在顯示器兩邊用于驅(qū)動(dòng)顯示器行數(shù)為奇數(shù)的奇數(shù)行柵極驅(qū)動(dòng)集成電路，及用于驅(qū)動(dòng)顯示器行數(shù)為偶數(shù)的偶數(shù)行柵極驅(qū)動(dòng)集成電路；
[0025]所述奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路均由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成；
[0026]所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL；
[0027]在奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路中，每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接；
[0028]其中，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口IN與觸發(fā)脈沖引線VIN連接；
[0029]第一驅(qū)動(dòng)電路單元的第一輸出端口COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接；
[0030]其中，奇數(shù)行柵極驅(qū)動(dòng)集成電路:
[0031]所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0032]所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接；
[0033]所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CKl、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3;
[0034]其中，偶數(shù)行柵極驅(qū)動(dòng)集成電路中:
[0035]所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CK2、第三時(shí)鐘引線CK3及第一時(shí)鐘引線CKl連接；
[0036]所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0037]所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2。
[0038]—種驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法，包括如下步驟:
[0039]下述中，高電平為第一直流電壓引線VD所對(duì)應(yīng)高電平，第一低電平為第二直流電壓引線VS所對(duì)應(yīng)低電平，第二低電平為第三直流電壓引線VL所對(duì)應(yīng)低電平；
[0040]充電:觸發(fā)信號(hào)端口 IN輸入一個(gè)高電平信號(hào)，第一時(shí)鐘輸入口 CLKl變?yōu)楦唠娖?，第一晶體管被打開，M節(jié)點(diǎn)充電變?yōu)楦唠娖?，電荷存?chǔ)在第一電容中；
[0041 ]緩存:觸發(fā)信號(hào)端口 IN輸入一個(gè)低電平，第一時(shí)鐘輸入口 CLKl變?yōu)榈碗娖?，第一晶體管、第三晶體管被關(guān)斷，同時(shí)，第二時(shí)鐘變?yōu)楦唠娖剑?jié)點(diǎn)Q被充電，變?yōu)楦唠娖?，電荷被存?chǔ)在第二電容中，第四晶體管被打開，節(jié)點(diǎn)QB被放電，變?yōu)榈碗娖?，將第七、八、十及十三晶體管的柵極關(guān)斷，第九、十二晶體管被打開，第一輸出端口 COUT輸出低電平，第二輸出端口OUT開始預(yù)充電，電壓開始慢慢上升；
[0042]輸出:第三時(shí)鐘輸入口CLK3變?yōu)楦唠娖?，將第二晶體管打開，M點(diǎn)電荷被釋放，變?yōu)榈碗娖?，第五、六晶體管被關(guān)斷，第二時(shí)鐘輸入端口 CLK2變?yōu)榈碗娖?，第三時(shí)鐘輸入口 CLK3驅(qū)動(dòng)通過第九晶體管給第一輸出端口 COUT充電，第一輸出端口 COUT輸出高電平，第三時(shí)鐘輸入口的高電平通過第十一晶體管反饋回第五晶體管的源極和第六晶體管的漏極，第七晶體管的漏極和第八晶體管的源極，抑制節(jié)點(diǎn)Q電荷泄露，而且節(jié)點(diǎn)Q電壓打開第九晶體管和第十二晶體管，第二輸出端口 OUT完全充電到高電平，驅(qū)動(dòng)外圍的顯示屏像素電路的柵極；
[0043]重置:第一時(shí)鐘輸入口 CLKl變?yōu)楦唠娖剑谌龝r(shí)鐘輸入口 CLK3變?yōu)榈碗娖?，第九、十二晶體管被關(guān)斷，第七、八、十、十三晶體管被打開，Q點(diǎn)電荷被釋放，變?yōu)榈碗娖?，第一輸出端口⑶UT和第二輸出端口 OUT分別輸出第一低電壓和第二低電壓。然后此狀態(tài)一直持續(xù)到下一次觸發(fā)信號(hào)變?yōu)楦唠娖健?br>[0044]本發(fā)明的有益效果:
[0045](I)本發(fā)明的行驅(qū)動(dòng)集成電路采用多個(gè)反饋回路維持電路穩(wěn)定，利用直流電壓驅(qū)動(dòng)輸出模塊的大尺寸晶體管，從而大大降低電路的動(dòng)態(tài)耦合功耗，有利于提高顯示設(shè)備的用戶體驗(yàn)；
[0046](2)本發(fā)明的驅(qū)動(dòng)方法利用流水線型時(shí)鐘驅(qū)動(dòng)電路，同時(shí)只需要利用一種低電平的時(shí)鐘信號(hào)驅(qū)動(dòng)整個(gè)電路，對(duì)外部驅(qū)動(dòng)要求低，電路內(nèi)部能夠利用電容自舉耦合后的高電平驅(qū)動(dòng)輸出晶體管的柵極，從而實(shí)現(xiàn)電壓的全擺幅輸出；
[0047](3)電路可以應(yīng)用在單邊驅(qū)動(dòng)的顯示驅(qū)動(dòng)規(guī)格中，也可以應(yīng)用在雙邊驅(qū)動(dòng)的顯示驅(qū)動(dòng)規(guī)格中，應(yīng)用設(shè)計(jì)靈活，應(yīng)用在雙邊驅(qū)動(dòng)中，電路輸出的波形有半個(gè)相位重疊，可以給像素電路預(yù)充電操作，提高顯示質(zhì)量。
【附圖說明】
[0048]圖1是本發(fā)明實(shí)施例1的行柵極驅(qū)動(dòng)集成電路的電路圖；
[0049]圖2是本發(fā)明驅(qū)動(dòng)電路單元的電路圖；
[0050]圖3是本發(fā)明驅(qū)動(dòng)電路單元的工作波形圖；
[0051 ]圖4是本發(fā)明實(shí)施例1的工作波形圖；
[0052]圖5是本發(fā)明實(shí)施例2的行柵極驅(qū)動(dòng)集成電路的電路圖。
【具體實(shí)施方式】
[0053]下面結(jié)合實(shí)施例及附圖，對(duì)本發(fā)明作進(jìn)一步地詳細(xì)說明，但本發(fā)明的實(shí)施方式不限于此。
[0054]實(shí)施例1
[0055]如圖2所示，本發(fā)明的一種驅(qū)動(dòng)電路單元，包括輸入模塊、反相器模塊、緩存模塊、傳遞模塊、驅(qū)動(dòng)輸出模塊、第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL、第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2、第三時(shí)鐘輸入口 CLK3、第一輸出端口COUT、第二輸出端口OUT及觸發(fā)信號(hào)端口 IN;
[°°56]所述輸入模塊201由第一晶體管Tl及第二晶體管T2構(gòu)成，所述第一晶體管及第二晶體管的漏極與觸發(fā)信號(hào)端口 IN連接，第一晶體管的柵極與第一時(shí)鐘輸入口CLKl連接，所述第二晶體管的柵極與第三時(shí)鐘輸入口 CLK3連接，所述第二晶體管的源極及第一晶體管的源極相連接作為存儲(chǔ)電荷M節(jié)點(diǎn)；
[0057]所述反相器模塊202由第三晶體管T3及第四晶體管T4構(gòu)成，所述第三晶體管T3的漏極與第一電源輸入端口 VDD連接，第三晶體管的柵極與第一時(shí)鐘輸入口 CLKl連接，所述第三晶體管的源極與第四晶體管T4的漏極連接構(gòu)成反相輸出節(jié)點(diǎn)QB，所述第四晶體管的源極與第一時(shí)鐘輸入口CLKl連接，所述第四晶體管的柵極與緩存模塊輸出節(jié)點(diǎn)Q連接；
[0058]所述緩存模塊203由第五、第六、第七及第八晶體管和第一電容構(gòu)成，所述第五晶體管的漏極與第二時(shí)鐘輸入口 CLK2連接，第五晶體管T5的柵極、第六晶體管T6的柵極及第一電容Cl的一端均與存儲(chǔ)電荷M節(jié)點(diǎn)連接，所述第六晶體管的源極、第七晶體管T7的漏極與第一電容另一端與緩存模塊輸出節(jié)點(diǎn)Q連接;所述第七晶體管T7的柵極與第八晶體管T8的柵極與反向輸出節(jié)點(diǎn)QB連接，所述第八晶體管T8的漏極與第三電源輸入端口 VSSL連接；
[0059]所述傳遞模塊204由第九晶體管T9、第十晶體管T10、第十一晶體管Tll及第二電容C2構(gòu)成，所述第九晶體管的漏極及第i^一晶體管的漏極與第三時(shí)鐘輸入口 CLK3連接，第九晶體管T9的柵極及第二電容的一端與輸出節(jié)點(diǎn)Q連接，第九晶體管的源極、第二電容的另一端、第十晶體管的源極及第十一晶體管的柵極分別與第一輸出端口 COUT連接，第十晶體管的柵極與反向輸出節(jié)點(diǎn)QB連接，第十晶體管的漏極與第三電源輸入端口 VSSL連接，所述第五晶體管的源極、第六晶體管的漏極、第七晶體管的源極及第八晶體管的漏極與第十一晶體管的源極連接；
[0060]所述輸出模塊205由第十二晶體管T12及第十三晶體管T13構(gòu)成，所述第十二晶體管T12的漏極與第一電源輸入端口 VDD連接，所述第十二晶體管的柵極與輸出節(jié)點(diǎn)Q連接，所述第十二晶體管T12的源極與第十三晶體管的源極相連作為第二輸出端口 0UT，所述第十三晶體T13管的漏極與第二電源輸入端口 VSS連接，所述第十三晶體管的柵極與反相輸出節(jié)點(diǎn)QB連接。
[0061 ] 如圖3所示，一種驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法，包括如下步驟:
[0062]下述中，高電平為第一直流電壓引線VD所對(duì)應(yīng)高電平，第一低電平為第二直流電壓引線VS所對(duì)應(yīng)低電平，第二低電平為第三直流電壓引線VL所對(duì)應(yīng)低電平；
[0063]充電:觸發(fā)信號(hào)端口IN輸入一個(gè)高電平信號(hào)，第一時(shí)鐘輸入口 CLKl變?yōu)楦唠娖剑谝痪w管被打開，M節(jié)點(diǎn)充電變?yōu)楦唠娖?，電荷存?chǔ)在第一電容中；
[0064]緩存:觸發(fā)信號(hào)端口IN輸入一個(gè)低電平，第一時(shí)鐘輸入口 CLKl變?yōu)榈碗娖?，第一晶體管、第三晶體管被關(guān)斷，同時(shí)，第二時(shí)鐘變?yōu)楦唠娖?，?jié)點(diǎn)Q被充電，變?yōu)楦唠娖?，電荷被存?chǔ)在第二電容中，第四晶體管被打開，節(jié)點(diǎn)QB被放電，變?yōu)榈碗娖剑瑢⒌谄?、八、十及十三晶體管的柵極關(guān)斷，第九、十二晶體管被打開，第一輸出端口 COUT輸出低電平，第二輸出端口OUT開始預(yù)充電，電壓開始慢慢上升；
[0065]輸出:第三時(shí)鐘輸入口CLK3變?yōu)楦唠娖剑瑢⒌诙w管打開，M點(diǎn)電荷被釋放，變?yōu)榈碗娖?，第五、六晶體管被關(guān)斷，第二時(shí)鐘輸入端口 CLK2變?yōu)榈碗娖?，第三時(shí)鐘輸入口 CLK3驅(qū)動(dòng)通過第九晶體管給第一輸出端口 COUT充電，第一輸出端口 COUT輸出高電平，第三時(shí)鐘輸入口的高電平通過第十一晶體管反饋回第五晶體管的源極和第六晶體管的漏極，第七晶體管的漏極和第八晶體管的源極，抑制節(jié)點(diǎn)Q電荷泄露，而且節(jié)點(diǎn)Q電壓打開第九晶體管和第十二晶體管，第二輸出端口 OUT完全充電到高電平，驅(qū)動(dòng)外圍的顯示屏像素電路的柵極；
[0066]重置:第一時(shí)鐘輸入口 CLKl變?yōu)楦唠娖剑谌龝r(shí)鐘輸入口 CLK3變?yōu)榈碗娖?，第九、十二晶體管被關(guān)斷，第七、八、十、十三晶體管被打開，Q點(diǎn)電荷被釋放，變?yōu)榈碗娖?，COUT和OUT節(jié)點(diǎn)分別輸出第一低電壓和第二低電壓。然后此狀態(tài)一直持續(xù)到下一次觸發(fā)信號(hào)變?yōu)楦唠娖健?br>[0067]如圖1所示，由本發(fā)明所述的驅(qū)動(dòng)電路單元構(gòu)成的行柵極驅(qū)動(dòng)集成電路，由電源與時(shí)鐘部分104及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元101-103構(gòu)成；
[0068]所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL，三根直流電壓引線是不同電壓值的直流驅(qū)動(dòng)電壓，時(shí)鐘信號(hào)是頻率與電壓相同但脈沖相位不同；
[0069]具體連接為:
[0070]每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口 IN與觸發(fā)脈沖引線VIN連接；
[0071]第一驅(qū)動(dòng)電路單元101的第一輸出端口COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接；
[0072]每一級(jí)柵極驅(qū)動(dòng)部分中:
[0073]所述第一驅(qū)動(dòng)電路單元101的第一時(shí)鐘輸入口CLK1、第二時(shí)鐘輸入口CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0074]所述第二驅(qū)動(dòng)電路單元102的第一時(shí)鐘輸入口CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接；
[0075]所述第三驅(qū)動(dòng)電路單元103的第一時(shí)鐘輸入口CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CKl、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3。
[0076]如圖4所示為該行柵極驅(qū)動(dòng)集成電路的工作波形圖，通過逐級(jí)輸出脈沖信號(hào)驅(qū)動(dòng)顯示屏的像素電路。
[0077]實(shí)施例2
[0078]如圖5所示，由本發(fā)明的驅(qū)動(dòng)電路單元構(gòu)成行柵極驅(qū)動(dòng)集成電路，包括對(duì)稱分布在顯示器兩邊用于驅(qū)動(dòng)顯示器行數(shù)為奇數(shù)的奇數(shù)行柵極驅(qū)動(dòng)集成電路，及用于驅(qū)動(dòng)顯示器行數(shù)為偶數(shù)的偶數(shù)行柵極驅(qū)動(dòng)集成電路；
[0079]所述奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路均由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成；
[0080]所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL；
[0081]在奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路中，每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口 IN與觸發(fā)脈沖引線VIN連接；
[0082]第一驅(qū)動(dòng)電路單元的第一輸出端口COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接；
[0083]其中，奇數(shù)行柵極驅(qū)動(dòng)集成電路:
[0084]所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口CLK1、第二時(shí)鐘輸入口CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0085]所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接；
[0086]所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CK2、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3;
[0087]其中，偶數(shù)行柵極驅(qū)動(dòng)集成電路中:
[0088]所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CK2、第三時(shí)鐘引線CK3及第一時(shí)鐘引線CKl連接；
[0089]所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接；
[0090]所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2。
[0091]本實(shí)施例中電路連接方式通過逐級(jí)輸出脈沖信號(hào)驅(qū)動(dòng)顯示屏的像素電路。
[0092]本發(fā)明在輸出模塊中，利用直流電源驅(qū)動(dòng)大尺寸的薄膜晶體管，大大降低電路的動(dòng)態(tài)耦合功耗。電路驅(qū)動(dòng)僅采用一種低電平類型的時(shí)鐘信號(hào)驅(qū)動(dòng)，并且能夠利用電容自舉耦合后的高電壓驅(qū)動(dòng)輸出晶體管的柵極，能夠?qū)崿F(xiàn)電壓的全擺幅輸出。電路可以靈活應(yīng)用于單邊驅(qū)動(dòng)和雙邊驅(qū)動(dòng)的顯示驅(qū)動(dòng)設(shè)計(jì)中，應(yīng)用在雙邊驅(qū)動(dòng)中，電路輸出的波形有半個(gè)相位重疊，可以給像素電路預(yù)充電操作，提高顯示質(zhì)量。
[0093]上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受所述實(shí)施例的限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種驅(qū)動(dòng)電路單元，其特征在于，包括輸入模塊、反相器模塊、緩存模塊、傳遞模塊、驅(qū)動(dòng)輸出模塊、第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL、第一時(shí)鐘輸入口CLKl、第二時(shí)鐘輸入口CLK2、第三時(shí)鐘輸入口CLK3、第一輸出端口⑶UT、第二輸出端口OUT及觸發(fā)信號(hào)端口 IN; 所述輸入模塊由第一晶體管及第二晶體管構(gòu)成，所述第一晶體管及第二晶體管的漏極與觸發(fā)信號(hào)端口 IN連接，第一晶體管的柵極與第一時(shí)鐘輸入口CLKl連接，所述第二晶體管的柵極與第三時(shí)鐘輸入口 CLK3連接，所述第二晶體管的源極及第一晶體管的源極相連接作為存儲(chǔ)電荷M節(jié)點(diǎn)； 所述反相器模塊由第三晶體管及第四晶體管構(gòu)成，所述第三晶體管的漏極與第一電源輸入端口 VDD連接，第三晶體管的柵極與第一時(shí)鐘輸入口 CLKl連接，所述第三晶體管的源極與第四晶體管的漏極連接構(gòu)成反相輸出節(jié)點(diǎn)QB，所述第四晶體管的源極與第一時(shí)鐘輸入口CLKl連接，所述第四晶體管的柵極與緩存模塊輸出節(jié)點(diǎn)Q連接； 所述緩存模塊由第五、第六、第七及第八晶體管和第一電容構(gòu)成，所述第五晶體管的漏極與第二時(shí)鐘輸入口 CLK2連接，第五晶體管的柵極、第六晶體管的柵極及第一電容的一端均與存儲(chǔ)電荷M節(jié)點(diǎn)連接，所述第六晶體管的源極、第七晶體管的漏極與第一電容的另一端與緩存模塊輸出節(jié)點(diǎn)Q連接;所述第七晶體管的柵極及第八晶體管的柵極與反向輸出節(jié)點(diǎn)QB連接，所述第八晶體管的漏極與第三電源輸入端口 VSSL連接； 所述傳遞模塊由第九晶體管、第十晶體管、第十一晶體管及第二電容構(gòu)成，所述第九晶體管的漏極及第i^一晶體管的漏極與第三時(shí)鐘輸入口 CLK3連接，第九晶體管的柵極及第二電容的一端與輸出節(jié)點(diǎn)Q連接，第九晶體管的源極、第二電容的另一端、第十晶體管的源極及第十一晶體管的柵極分別與第一輸出端口 COUT連接，第十晶體管的柵極與反向輸出節(jié)點(diǎn)QB連接，第十晶體管的漏極與第三電源輸入端口 VSSL連接，所述第五晶體管的源極、第六晶體管的漏極、第七晶體管的源極及第八晶體管的源極與第i^一晶體管的源極連接； 所述輸出模塊由第十二晶體管及第十三晶體管構(gòu)成，所述第十二晶體管的漏極與第一電源輸入端口 VDD連接，所述第十二晶體管的柵極與輸出節(jié)點(diǎn)Q連接，所述第十二晶體管的源極與第十三晶體管的源極相連作為第二輸出端口 0UT，所述第十三晶體管的漏極與第二電源輸入端口 VSS連接，所述第十三晶體管的柵極與反相輸出節(jié)點(diǎn)QB連接。2.—種由權(quán)利要求1所述的驅(qū)動(dòng)電路單元構(gòu)成的行柵極驅(qū)動(dòng)集成電路，其特征在于， 由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成； 所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL; 具體連接為: 每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接； 其中，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口 IN與觸發(fā)脈沖引線VIN連接； 第一驅(qū)動(dòng)電路單元的第一輸出端口 COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口 COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接； 每一級(jí)柵極驅(qū)動(dòng)部分中: 所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接； 所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接； 所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CKl、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3。3.—種由權(quán)利要求1所述的行柵極驅(qū)動(dòng)集成電路，其特征在于，包括對(duì)稱分布在顯示器兩邊用于驅(qū)動(dòng)顯示器行數(shù)為奇數(shù)的奇數(shù)行柵極驅(qū)動(dòng)集成電路，及用于驅(qū)動(dòng)顯示器行數(shù)為偶數(shù)的偶數(shù)行柵極驅(qū)動(dòng)集成電路； 所述奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路均由電源與時(shí)鐘部分及N級(jí)級(jí)聯(lián)的柵極驅(qū)動(dòng)部分構(gòu)成，所述N為自然數(shù)，每一級(jí)柵極驅(qū)動(dòng)部分由第一、第二及第三驅(qū)動(dòng)電路單元構(gòu)成； 所述電源與時(shí)鐘部分包括三根時(shí)鐘引線、三根直流電壓引線及觸發(fā)脈沖引線VIN，所述三根時(shí)鐘引線具體為第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3，所述三根直流電壓引線分別為第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL; 在奇數(shù)行柵極驅(qū)動(dòng)集成電路及偶數(shù)行柵極驅(qū)動(dòng)集成電路中，每個(gè)驅(qū)動(dòng)電路單元的第一電源輸入端口 VDD、第二電源輸入端口 VSS、第三電源輸入端口 VSSL分別與電源與時(shí)鐘部分的第一直流電壓引線VD、第二直流電壓引線VS及第三直流電壓引線VL連接； 其中，第一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)信號(hào)端口 IN與觸發(fā)脈沖引線VIN連接； 第一驅(qū)動(dòng)電路單元的第一輸出端口 COUT與第二驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第二驅(qū)動(dòng)電路單元的第一輸出端口 COUT與第三驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接，所述第三驅(qū)動(dòng)電路單元的第一輸出端口COUT與下一級(jí)柵極驅(qū)動(dòng)部分的第一驅(qū)動(dòng)電路單元的觸發(fā)脈沖信號(hào)端口 IN連接； 其中，奇數(shù)行柵極驅(qū)動(dòng)集成電路: 所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接； 所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2連接； 所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CKl、第一時(shí)鐘引線CKl及第三時(shí)鐘引線CK3; 其中，偶數(shù)行柵極驅(qū)動(dòng)集成電路中: 所述第一驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第二時(shí)鐘引線CK2、第三時(shí)鐘引線CK3及第一時(shí)鐘引線CKl連接； 所述第二驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第一時(shí)鐘引線CKl、第二時(shí)鐘引線CK2及第三時(shí)鐘引線CK3連接； 所述第三驅(qū)動(dòng)電路單元的第一時(shí)鐘輸入口 CLKl、第二時(shí)鐘輸入口 CLK2及第三時(shí)鐘輸入口 CLK3分別與第三時(shí)鐘引線CK3、第一時(shí)鐘引線CKl及第二時(shí)鐘引線CK2。4.一種實(shí)現(xiàn)權(quán)利要求1所述的一種驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法，其特征在于，包括如下步驟: 下述中，高電平為第一直流電壓引線VD所對(duì)應(yīng)高電平，第一低電平為第二直流電壓引線VS所對(duì)應(yīng)低電平，第二低電平為第三直流電壓引線VL所對(duì)應(yīng)低電平； 充電:觸發(fā)信號(hào)端口 IN輸入一個(gè)高電平信號(hào)，第一時(shí)鐘輸入口CLKl變?yōu)楦唠娖?，第一晶體管被打開，M節(jié)點(diǎn)充電變?yōu)楦唠娖?，電荷存?chǔ)在第一電容中； 緩存:觸發(fā)信號(hào)端口 IN輸入一個(gè)低電平，第一時(shí)鐘輸入口 CLKl變?yōu)榈碗娖?，第一晶體管、第三晶體管被關(guān)斷，同時(shí)，第二時(shí)鐘變?yōu)楦唠娖?，?jié)點(diǎn)Q被充電，變?yōu)楦唠娖剑姾杀淮鎯?chǔ)在第二電容中，第四晶體管被打開，節(jié)點(diǎn)QB被放電，變?yōu)榈碗娖剑瑢⒌谄?、八、十及十三晶體管的柵極關(guān)斷，第九、十二晶體管被打開，第一輸出端口 COUT輸出低電平，第二輸出端口 OUT開始預(yù)充電，電壓開始慢慢上升； 輸出:第三時(shí)鐘輸入口 CLK3變?yōu)楦唠娖?，將第二晶體管打開，M點(diǎn)電荷被釋放，變?yōu)榈碗娖?，第五、六晶體管被關(guān)斷，第二時(shí)鐘輸入端口 CLK2變?yōu)榈碗娖?，第三時(shí)鐘輸入口 CLK3驅(qū)動(dòng)通過第九晶體管給第一輸出端口 COUT充電，第一輸出端口 COUT輸出高電平，第三時(shí)鐘輸入口的高電平通過第十一晶體管反饋回第五晶體管的源極和第六晶體管的漏極，第七晶體管的漏極和第八晶體管的源極，抑制節(jié)點(diǎn)Q電荷泄露，而且節(jié)點(diǎn)Q電壓打開第九晶體管和第十二晶體管，第二輸出端口 OUT完全充電到高電平，驅(qū)動(dòng)外圍的顯示屏像素電路的柵極； 重置:第一時(shí)鐘輸入口 CLKl變?yōu)楦唠娖?，第三時(shí)鐘輸入口 CLK3變?yōu)榈碗娖?，第九、十二晶體管被關(guān)斷，第七、八、十、十三晶體管被打開，Q點(diǎn)電荷被釋放，變?yōu)榈碗娖剑谝惠敵龆丝?COUT和第二輸出端口 OUT節(jié)點(diǎn)分別輸出第一低電壓和第二低電壓，然后此狀態(tài)一直持續(xù)到下一次觸發(fā)信號(hào)變?yōu)楦唠娖健?br>【文檔編號(hào)】G09G3/3258GK105931601SQ201610504990
【公開日】2016年9月7日
【申請(qǐng)日】2016年6月28日
【發(fā)明人】吳為敬, 李冠明, 胡宇峰, 徐苗, 王磊, 彭俊彪
【申請(qǐng)人】華南理工大學(xué)