專利名稱：半導體設計布圖形成方法和圖形圖案形成單元的制作方法
技術領域：
本發(fā)明涉及一種用于補償半導體制造的晶片加工過程中圖案劣化(deterioration)的光掩模數(shù)據處理技術。另外，本發(fā)明涉及一種與光掩模數(shù)據有關的半導體設計布圖形成方法和圖形圖案形成單元。
背景技術：
由于半導體設計布圖的各條線的各個端部在晶片上明顯內凹，因此，需將稱之為錘形(hammer)(或襯線(serif))圖案的輔助圖案加到掩模數(shù)據中各條線的各個端部，以防止晶片上的圖案發(fā)生變化。
通常，通過試驗來估算晶片上布圖中各條線的各個端部的后退(retrogression)量，并將具有一定尺寸和形狀的錘形圖形加到各條線的各個端部上。例如，如圖18所示，測量布圖0的線寬1；根據該線的各端部之間的邊緣長度2，以及根據該線與相對的線之間面對面(vis-a-vis)的距離3，將具有一定尺寸的錘形圖形4均勻地加到該線的一個端部。
業(yè)已提出一種通過改進上述技術方案而得到的方法，其中在將錘形圖形4加到一條線的一個端部之后，測量該錘形圖形4與相對的線之間的距離5，根據與相對的線面對面的距離，建立要從錘形圖形上去除的圖案6，以便令其從錘形圖案中除去(后退)，由此以高精度校正該線端部的變化量。
與上述已有技術有關的參考文獻是“Pattern Correction Method ofMasks for Semiconductor Manufacture，and Recording Medium that RecordsPattern Correction Method(公開號為2001-83689的日本未實審專利文獻(第2頁上的權利要求1和2))，”和“Mask Pattern Correction Method，Pattern Formation and Photo Mask(公開號為平08(1997)-321450的日本未實審專利文獻)?！钡?，除非對一條線圖案的邊緣部分和周邊圖案的每一種組合都估算一個端部的后退量，由此為該值設定校正量，否則根據上述根據已有技術的掩模圖案校正方法無法達到足夠的校正精度。為了對一條線圖案的一個端部和周邊圖案的每一個組合都估算退化量，就必須進行大量的估算工作，另外，為了對每一個組合都進行校正處理，就必須用非常長的時間進行掩模CAD處理。

發(fā)明內容
鑒于上述問題，本發(fā)明的一個目的在于提供一種能夠減少估算工作量和簡化掩模CAD處理的半導體設計布圖形成方法和一種圖形圖案形成單元；其中在校正每一條線圖案的一個端部時，對線圖案的一個端部后退量進行的估算無需考慮每一條線圖案的端部與周邊圖案之間的關系。
為了實現(xiàn)上述目的，第一種發(fā)明的半導體設計布圖形成方法是一種在晶片上形成布線沒有設計成具有相同間距的布圖的半導體設計布圖形成方法，其中在布圖中的非布線區(qū)內形成一虛擬圖案(dummy pattern)，以使與圖案無關的該虛擬圖案和布線具有相同的間隔。
這可以使各條線端部的間距能夠在晶片上的設計布圖中實現(xiàn)均一，由此可以根據該結構限定各條線端部的變化(后退)差量。因此，可以使晶片上的后退量均一，由此可以簡化建立錘形圖形的技術要求，從而縮短了掩模CAD處理的時間，并可以減少掩模數(shù)據量。
第二種發(fā)明的半導體設計布圖形成方法是一種在晶片上形成布線沒有設計成具有相同間距的布圖的半導體設計布圖形成方法，其中在布圖中的非布線區(qū)內形成一微觀圖形圖案，以使與布線無關且在晶片上不被一光學投影系統(tǒng)分解的該微觀圖形圖案和布線具有相同的間隔。
這可以使各條線端部的間距能夠在晶片上的設計布圖中實現(xiàn)均一，由此可以根據該結構限定各條線端部的變化(后退)差量。因此，以象第一種發(fā)明一樣的方式可以使晶片上的后退量均一，由此可以簡化建立錘形圖形的技術要求。
第三種發(fā)明的半導體設計布圖形成方法是一種在布圖中在晶片上形成布線沒有設計成具有相同間距的布圖的半導體設計布圖形成方法，該方法包括使布圖中的每一條布線的端部與相應布線相同方向上排列的圖案之間的空間均一的步驟。
這種方法包括在布圖中使每一條布線端部與相應布線相同方向上排列的圖案之間的空間均一的步驟，因此布線間距對各條線端部的影響變小，從而可以通過使各布線相對端部之間的空間均一，來限定各條線端部的變化(后退)差量。因此，用相同于第一種發(fā)明的方式，可以使晶片上的后退量均一，由此可以簡化錘形圖形形成的技術要求。
第四種發(fā)明的半導體設計布圖形成方法是一種用于借助一光學投影系統(tǒng)將所期望的布圖形成于晶片上的半導體設計布圖形成方法，該方法包括對布圖中一條線的一個端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔，并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動成為校正目標的邊緣以使所述邊緣間隔均一的步驟。
根據以上方法，可以通過在晶片上的設計布圖中將各條線相對端部之間的空間調整到一規(guī)定的間隔，能夠使一晶片上各條線端部的后退量實現(xiàn)均一。另外，能夠使晶片上的后退量實現(xiàn)均一，由此可以簡化錘形圖形形成的技術要求，并且可以縮短掩模CAD處理的時間，減少掩模數(shù)據量。
第五種發(fā)明的半導體設計布圖形成方法是一種用于借助一光學投影系統(tǒng)將所期望的布圖形成于晶片上的半導體設計布圖形成方法，該方法包括根據周邊圖案的密度對一布圖中一條線的一個端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動成為校正目標的邊緣的步驟，其中在移動邊緣的步驟中，根據圖案的密度改變邊緣的移動量，以使圖案的密度變得均一。
根據上述方法，可以根據圖案的密度使晶片上各條線的端部后退量均一，這一點是由其中晶片上設計布圖中各條線相對端部之間的空間超過標準空間的邊緣比值得出的。另外，以與第四種發(fā)明相同的方式，使晶片上的后退量均一，由此可以簡化錘形圖形形成的技術要求。
第六種發(fā)明的半導體設計布圖形成方法是一種用于借助一光學投影系統(tǒng)將所期望的布圖形成于晶片上的半導體設計布圖形成方法，該方法包括對一布圖中垂直方向上一條線的一個端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動成為校正目標的邊緣的步驟，其中在移動邊緣的步驟中，根據邊緣間隔計算邊緣可移動的量。
使晶片上設計布圖中垂直方向上各條線的相對端部之間的空間滿足標準間隔，由此可以使晶片上上述各條線端部的后退量均一。另外，以與第四種發(fā)明相同的方式使晶片上的后退量均一，由此可以簡化錘形圖形形成的技術要求。
第七種發(fā)明的半導體設計布圖形成方法是一種用于借助一光學投影系統(tǒng)將所期望的布圖形成于一晶片上的半導體設計布圖形成方法，該方法包括對一布圖中水平方向上一條線的一個端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動成為校正目標的邊緣的步驟，其中在移動邊緣的步驟中，根據邊緣間隔計算邊緣可移動的量。
使晶片上設計布圖中水平方向上各條線的相對端部之間的空間滿足標準間隔，由此可以使晶片上上述各條線端部的后退量均一。另外，以與第四種發(fā)明相同的方式使晶片上的后退量均一，由此可以簡化錘形圖形形成的技術要求。
第八種發(fā)明的半導體設計布圖形成方法是一種用于借助一光學投影系統(tǒng)將所期望的布圖形成于晶片上的半導體設計布圖形成方法，該方法包括對一布圖中一條線的一個端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；根據該邊緣間隔形成該線的端部的一個延伸圖案的步驟；和用成為校正目標的邊緣替換該延伸圖案，以使邊緣間隔均一的步驟。
使晶片上該設計布圖中各條線的相對端部之間的空間滿足標準間隔，由此可以使一晶片上這些線端部的后退量均一。另外，以與第四種發(fā)明相同的方式，使晶片上的后退量均一，由此可以簡化錘形圖形形成的技術要求。
第九種發(fā)明的半導體設計布圖形成方法是包括以下步驟的第八種發(fā)明的半導體設計布圖形成方法在替換延伸圖案之后計算布圖中一條線端部邊緣與相鄰邊緣之間的邊緣間隔并且基于計算結果對成為一校正目標的邊緣進行采樣的步驟；參照涉及成為校正目標的邊緣的該邊緣間隔中心，形成一中央圖形的步驟；和從該延伸圖案中除去該中央圖形的步驟。
在上述結構中，對整個布圖中的各條線所有端部來說，都可以保證有標準空間。
第十種發(fā)明的圖形圖案形成單元，配置有按照第一種發(fā)明或第二種發(fā)明的半導體設計布圖形成方法使各布線與周邊圖案之間的間距均一的裝置。
根據上述結構，可以使一晶片上該圖案中各條線的端部后退效果均一。
第十一種發(fā)明的圖形圖案形成單元，配置有按照第四、第五、第六、第七或第八種發(fā)明的半導體設計布圖形成方法使布圖中各條線端部與沿該線方向排列的圖案之間的空間均一的裝置。
根據上述結構，可以使一晶片上該圖案中各條線的端部后退效果均一。


圖1是本發(fā)明第一實施例中形成一虛擬圖形圖案之后的布圖平面圖；圖2是本發(fā)明第二實施例中形成一輔助圖案之后的布圖平面圖；圖3是本發(fā)明第三實施例中布圖中各線端部的平面圖；圖4是本發(fā)明第五實施例的半導體設計布圖形成方法的流程圖；圖5是第五實施例中在垂直方向上延伸達到最大尺寸的各條線端部延伸圖案的平面圖；圖6是第五實施例中在垂直方向上各條線端部后退圖案的平面圖；圖7是第五實施例中在水平方向上達到最大尺寸的各條線端部延伸圖案的平面圖；圖8是第五實施例中在水平方向上各條線端部后退圖案的平面圖；圖9是本發(fā)明第六實施例的半導體設計布圖形成方法的流程圖；圖10是第六實施例中在垂直方向上延伸一級的各條線端部延伸圖案的平面圖；圖11是第六實施例中在垂直方向上延伸一級的各條線端部延伸圖案的平面圖；圖12是第六實施例中在水平方向上延伸一級的各條線端部延伸圖案的平面圖；圖13是第六實施例中水平方向上延伸一級的各條線端部延伸圖案的平面圖；圖14是本發(fā)明第七實施例的半導體設計布圖形成方法的流程圖；圖15是第七實施例中延伸達到最大尺寸的各條線端部延伸圖案的平面圖；圖16是第七實施例中已經保證標準尺寸之后的布圖平面圖；圖17是經過OPC處理過程之后的布圖平面圖；圖18是根據已有技術的錘形圖形形成方法的平面圖。
具體實施例方式
以下參照圖1描述本發(fā)明的第一實施例。圖1是在按照本發(fā)明第一實施例的半導體設計布圖形成方法形成一虛擬圖形圖案之后的布圖平面圖。
在圖1中，將整個布圖表示為100，而將一虛擬圖案表示為200。如圖1所示，為了使晶片上的各條線端部的效果均一，把與其他布線無關的虛擬圖形圖案200置于各布線之間(非布線區(qū))，從而在設計布圖100中不將布線設計成具有相同間距的情況下，使布線具有相同的間距。也就是說，這種圖案形成方法包括形成上述虛擬圖形圖案200的步驟，其中設置上述步驟以使虛擬圖形圖案200與布線之間的間隔變得相同。由此，可以使晶片上圖案中的各條線端部的后退效果均一。
以下參照圖2描述本發(fā)明的第二實施例。圖2是按照根據本發(fā)明第二實施例的半導體設計布圖形成方法形成一輔助圖案之后的布圖平面圖。
在圖2中，將整個布圖表示為100，而將一輔助圖案表示為201。如圖2所示，為了使晶片上各條線端部的效果均一，在各布線間形成與其他布線無關并且在晶片上不被一光學投影系統(tǒng)解像的微觀圖形圖案(散播條或輔助條)201，從而在沒有把設計布圖100的各個布線設計成具有相同間距的情況下，使各布線具有相同的間距。也就是說，這種圖案形成方法包括形成上述微觀圖形圖案的步驟，其中設置上述步驟以使微觀圖形圖案與布線之間的間隔變?yōu)橄嗟取?br> 以下參照圖3描述本發(fā)明的第三實施例。圖3是根據本發(fā)明第三實施例的半導體設計布圖形成方法的布圖中各條線端部的平面圖。
在圖3中，將整個布圖表示為100，而將間隔等于或大于標準間隔的各條線的端部表示為101。如圖3所示，在設計布圖100的布線被設計成具有等間距時，布線間距對各條線端部的影響小，所以只將各布線的端部101之間的空間101a間隔均一化。也就是說，這種圖案形成方法包括使一布線的端部101與沿該布線的方向排列的圖案之間的空間101a均一的步驟。由此，可以使晶片上圖案中的各條線端部的后退效果均一。
以下描述本發(fā)明的第四實施例。
根據該實施例，執(zhí)行這樣一個步驟，即，從其中將各布線間隔設計成具有相同間距的布圖中的整個芯片中的各條線端部中得出各條線的相對端部之間的空間等于或大于標準空間的各邊緣的比值。
在以上所得出的其空間等于或大于標準空間的各條線端部的比值大于標準比值的情況下，改變各條線的端部，以使其反映在設計布圖的源數(shù)據中。以根據實施例5、實施例6或實施例7延伸各條線端部的方式改變各條線的端部，從而使各條線相對端部之間的間隔均一。
在以上所得出的空間等于或大于標準空間的各條線端部的比值小于標準比值的情況下，當對線端部執(zhí)行OPC處理時，晶片上各條線的端部的影響很小，并且不改變設計布圖的源數(shù)據中的線端部。
以下參照圖4至8描述本發(fā)明的第五實施例。圖4是本發(fā)明第五實施例的半導體設計布圖形成方法的流程圖。
如圖4所示，該實施例包括對該布圖中一條線的一個端部邊緣進行采樣的步驟；計算該線端部邊緣與相鄰邊緣之間的邊緣間隔和基于該計算結果對成為一校正目標的邊緣進行采樣的步驟(S5)；在根據第四實施例改變各條線端部形狀的時候，通過把成為校正目標的邊緣向相鄰邊緣移動，使邊緣間隔均一的步驟。
在這種情況下，在該設計布圖中一條線的一個端部上形成具有最大尺寸的延伸圖案(S6)。在形成延伸圖案之后，測量各條線相對端部之間的間隔，在不滿足標準間隔的情況下(在有設計誤差的情況下)，用小一級的更小(后退)延伸圖案的延伸圖案來替換該延伸圖案，并逐步縮小該延伸圖案的尺寸，直到滿足標準間隔為止(S7 to S9)。
以下示出了用來校正各條線端部的CAD處理算法的計算過程。
從整個設計布圖100中采樣出在垂直方向上相對端部之間間隔等于或大于標準間隔的各條線的端部101(S5)。
如圖5所示，在各條線的端部101上形成垂直方向上已延伸到最大尺寸的延伸圖案102(S6)。
測量各條線端部之間的間隔，以便從在S6中形成的整個布圖中采樣出不滿足標準間隔(產生設計誤差)的各條線的那些端部103(S7，S8)。
如圖6所示，用從一條線端部103上后退任意尺寸形成的一個延伸圖案104替換延伸圖案102(S9)。
重復執(zhí)行S7至S9的步驟，直到垂直方向上一條線的相對端部之間的間隔滿足標準間隔為止。
接著，如圖7所示，從在步驟S5至S9中形成的整個布圖中采樣出在水平方向上端部之間的間隔等于或大于標準間隔的各條線的端部105，并且形成各條線端部105僅在水平方向上延伸到最大尺寸的延伸圖案106(S10)。
測量各條線相對端部之間的間隔，從在S10中形成的整個布圖中采樣出不滿足標準間隔(產生設計誤差)的各條線端部107(S11，S12)。
如圖8所示，用其中由延伸圖案106后退任意尺寸的延伸圖案108替換一條線端部107上形成的延伸圖案106(S13)。
重復執(zhí)行S11至S13的步驟，直到水平方向上各條線的相對端部之間的間隔滿足標準間隔為止，由此，對各條線的端部來說，都可以在整個布圖中滿足標準間隔(間距)。
這里，基于周邊圖案的密度對該布圖中各條線端部的邊緣進行采樣，由此可以在移動所述邊緣的步驟中根據該圖案的密度改變邊緣的移動量，以使圖案的密度均一。
下面參照圖9至13描述本發(fā)明的第六實施例。圖9是根據本發(fā)明第六實施例的半導體設計布圖形成方法的流程圖。
該實施例包括對該布圖中垂直方向或水平方向上的一條線的端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟(S5)；向相鄰邊緣移動該成為校正目標的邊緣的步驟，其中如圖9所述，在根據第四實施例改變一條線端部形狀的時候，在移動邊緣步驟中，根據邊緣間隔計算邊緣可被移動的量。
這種情況下，在該設計布圖中的這條線端部上形成一個任意延伸圖案(S6)。在形成該延伸圖案之后；測量各條線相對端部之間的間隔，在標準間隔沒有得到滿足的情況下，用尺寸增大一級的一個延伸圖案來替換該延伸圖案；重復該過程，直到標準間隔得到滿足為止(S7 to S9)。
下文中，示出了用來校正各條線端部的CAD處理算法的計算過程。
從整個布圖100中采樣出具有相對間隔等于標準值或比標準值大的各條線端部101(S5)。
如圖10所示，在一條線的端部101上形成僅在垂直方向上延伸任意尺寸的圖案110(S6)。
測量S6中形成的圖案各條線端部的相對間隔，對其相對間隔不滿足標準間隔的各條線端部111進行采樣(S7，S8)。
如圖11所示，形成各條線端部111在垂直方向上進一步延伸任意尺寸的圖案112(S9)。
重復從S7至S9的步驟，直到各條線端部滿足垂直方向上的標準間隔為止。
接著，在步驟S5至S9中形成的布圖中對相對間隔等于或大于標準間隔的各條線端部進行采樣，如圖12所示，形成各條線端部僅在水平方向上延伸任意尺寸的圖案113(S10)。
測量S10中形成的布圖中各條線端部的相對間隔，對不滿足標準間隔的各條線端部114進行采樣(S11，S12)。
如圖13所示，形成各條線端部114在水平方向上進一步延伸任意尺寸的圖案115(S13)。
重復從S11至S13的步驟，以便重復進行各條線端部的延伸，直到水平方向上各條線端部滿足標準間隔為止，由此對于整個布圖中的各條線端部來說都可以滿足標準間隔。
下面參照圖14至16描述本發(fā)明的第七實施例。圖14是根據本發(fā)明第七實施例的半導體設計布圖形成方法的流程圖。
該實施例包括對該布圖中的一條線的端部邊緣進行采樣的步驟；計算該線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟(S5)；根據該邊緣間隔形成該線邊緣部分的一個延伸圖案的步驟和在根據第四實施例改變一條線端部的形狀時，用成為所述校正目標的邊緣與所述延伸圖案替換以使邊緣間隔均一的步驟。
這種情況下，均勻形成該設計布圖中各條線端部的垂直方向和水平方向上延伸最大尺寸的一個延伸圖案(S6)，并且參照各條線端部之間間隔的中心形成一中央圖形，以使其具有標準間隔的線寬，在各條線端部的相對間隔不滿足標準間隔的情況下，從該延伸圖案中除去(后退)該圖形(S7至S10)。
在下文中，示出了用來校正各條線端部的CAD處理算法。
在整個布圖案100中，對相對間隔等于或大于標準間隔的各條線的端部101進行采樣(S5)。
如圖15所示，形成各條線端部101僅在垂直方向上延伸最大尺寸的延伸圖案120(S6)。
在S6中形成的整個布圖中，形成各條線端部僅在水平方向上延伸最大尺寸的圖案121(S6)。
測量S6中形成的整個布圖中各條線端部的相對間隔，對間隔不滿足標準間隔(產生設計誤差)的各條線的端部122進行采樣(S7，S8)。
如圖16所示，參照相對線之間間隔的中心，在一條線的端部122上形成線寬等于或大于標準間隔的中央圖形123(S9)。
從延伸圖案121上除去中央圖形123，由此對于整個布局圖案中各條線的所有端部來說都可以保證標準間隔(S10)。
另外，如圖17所示，根據實施例5、6或7，在該設計布圖中各條線端部的相對間隔具有相同間隔的前提條件下，通過OPC處理過程(圖4和9中的S14，圖14中的S11)形成一個簡化的錘形圖形(或襯線)124。
權利要求
1.在其中在布線沒有設計成具有相同間距的一種用于晶片上布圖的半導體設計布圖形成方法中，在所述的布圖的非布線區(qū)中形成與布線無關的一個虛擬圖形圖案，以使所述虛擬圖形圖案和所述布線具有相同的間隔。
2.在其中在布線沒有設計成具有相同間距的一種用于晶片上布圖的半導體設計布圖形成方法中，在所述布圖的非布線區(qū)中，形成與布線無關并且在晶片上不被一光學投影系統(tǒng)解像的微觀圖形圖案，以使所述微觀圖形圖案和所述布線具有相同的間隔。
3.在其中在布線設計成具有相同間距的一種用于晶片上布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括使所述布圖中各布線的端部與沿這些布線方向排列的圖案之間的空間均一的步驟。
4.在一種用于借助一光學投影系統(tǒng)在一晶片上形成所期望的布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括對所述布圖中一條線的一個端部邊緣進行采樣的步驟；計算所述線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動所述的成為校正目標的邊緣以使所述邊緣間隔均一的步驟。
5.在一種用于借助一光學投影系統(tǒng)在一晶片上形成所期望的布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括根據周邊圖案的密度對所述布圖中一條線的一個端部邊緣進行采樣的步驟；計算所述線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動所述的成為校正目標的邊緣的步驟，其中在移動所述邊緣的步驟中，根據該圖案密度改變邊緣的移動量，以使圖案密度均一。
6.在一種用于借助一光學投影系統(tǒng)在一晶片上形成所期望的布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括對所述布圖中垂直方向上一條線端部的邊緣進行采樣的步驟；計算所述線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動所述的成為校正目標的邊緣的步驟，其中在移動所述邊緣的步驟中，根據所述邊緣間隔計算邊緣可被移動的量。
7.在一種用來借助一光學投影系統(tǒng)在一晶片上形成所期望的布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括對所述布圖中水平方向上一條線端部的邊緣進行采樣的步驟；計算所述線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；和向相鄰邊緣移動所述的成為校正目標的邊緣的步驟，其中在移動所述邊緣的步驟中，根據所述邊緣間隔計算邊緣可被移動的量。
8.在一種用于借助一光學投影系統(tǒng)在一晶片上形成所期望的布圖的半導體設計布圖形成方法中，該半導體設計布圖形成方法包括對所述布圖中一條線端部的邊緣進行采樣的步驟；計算所述線的端部邊緣與相鄰邊緣之間的邊緣間隔并且基于該計算結果對成為一校正目標的邊緣進行采樣的步驟；根據所述邊緣間隔形成所述線的端部的一個延伸圖案的步驟；和用成為所述校正目標的邊緣與所述延伸圖案替換，以使所述邊緣間隔均一的步驟。
9.根據權利要求8的半導體設計布圖形成方法，包括在延伸圖案替換之后，計算布圖中該線端部邊緣與相鄰邊緣之間的邊緣間隔并且基于計算結果對成為一校正目標的邊緣進行采樣的步驟；參照涉及成為所述校正目標的邊緣的所述邊緣間隔中心，形成一中央圖形的步驟；和從所述延伸圖案中除去所述中央圖形的步驟。
10.一種圖形圖案形成單元，配置有按照權利要求1或2的半導體設計布圖形成方法用于使各布線與周邊圖案之間的間距均一的裝置。
11.一種圖形圖案形成單元，配置有按照權利要求4、5、6、7或8的半導體設計布圖形成方法用于使布圖中各條線端部與沿該線方向排列的圖案之間的空間均一的裝置。
全文摘要
本發(fā)明提供半導體設計布圖形成方法和圖形圖案形成單元特別涉及一晶片上布圖的半導體設計布圖形成方法，其中所布設的布線間距不同，并且其中在該布圖的非布線區(qū)形成與布線無關的虛擬圖形圖案，以使虛擬圖形圖案與相鄰布線之間的間隔變得與布線的間隔相同。可以使該晶片上設計布圖中各條線的端部間距均一，以便可以限定這些線端部形狀變化(后退)的差量。由此可以使該晶片上的后退量均一，以便可以簡化錘形圖形形成的技術要求，并且可以縮短掩模CAD處理過程所需的時間，還可以減少掩模數(shù)據量。本發(fā)明實現(xiàn)了減少估算一條線圖案中端部后退量的工作量和簡化掩模的CAD處理過程。
文檔編號G03F1/68GK1574217SQ20031011823
公開日2005年2月2日 申請日期2003年12月8日 優(yōu)先權日2003年5月28日
發(fā)明者山際實, 谷本正, 三坂章夫, 日野上麗子 申請人:松下電器產業(yè)株式會社