專利名稱：電子電路的測(cè)試的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路的測(cè)試。
美國專利No.5606566說明了一種使用IEEE1149.1測(cè)試標(biāo)準(zhǔn)的電路測(cè)試技術(shù)。該電路包括具有功能互連的多個(gè)集成電路，以在正常操作過程中在集成電路之間傳送信號(hào)。通過使測(cè)試信號(hào)進(jìn)入電路并觀察電路如何響應(yīng)測(cè)試數(shù)據(jù)來測(cè)試電路。例如，通過在集成電路的輸出端處施加測(cè)試信號(hào)以及觀察相應(yīng)的響應(yīng)信號(hào)是否到達(dá)集成電路的輸入端來測(cè)試集成電路之間的互連。
如US5606566中所述的IEEE1149.1標(biāo)準(zhǔn)限定了用于使測(cè)試信號(hào)進(jìn)入電路以及讀出來自電路的響應(yīng)信號(hào)的測(cè)試接口。單比特位寬的移位結(jié)構(gòu)用于這種用途。集成電路被連接在連續(xù)的集成電路鏈中。如果需要的話，每一集成電路具有耦合至所述鏈中的其前一集成電路的測(cè)試數(shù)據(jù)輸入端，并且如果需要的話，還具有一個(gè)耦合至所述鏈中的其后一集成電路的測(cè)試數(shù)據(jù)輸出端。此外，集成電路具有共同耦合的測(cè)試時(shí)鐘和測(cè)試模式選擇輸入端。
施加測(cè)試信號(hào)的連續(xù)位至所述鏈的測(cè)試數(shù)據(jù)輸入端，并在所述鏈中從一個(gè)集成電路移位至下一個(gè)集成電路，直到從中輸出測(cè)試信號(hào)以測(cè)試所述功能互連的那個(gè)集成電路。類似地，將響應(yīng)信號(hào)從功能互連加載入集成電路中，并在所述鏈中將響應(yīng)信號(hào)的連續(xù)位從一個(gè)集成電路移位至下一個(gè)集成電路，直到測(cè)試數(shù)據(jù)輸出端。控制指令被類似地移位通過所述鏈。通過耦合至各集成電路的測(cè)試時(shí)鐘輸入端的中央時(shí)鐘來同步移位、輸出和加載，并通過耦合至各集成電路的測(cè)試模式選擇輸入端的模式選擇信號(hào)對(duì)所述移位、輸出和加載進(jìn)行控制。模式選擇信號(hào)控制測(cè)試接口如何行經(jīng)該測(cè)試接口的狀態(tài)圖。
IEEE1149.1標(biāo)準(zhǔn)基于訪問速度和引腳/連接計(jì)數(shù)之間的折衷。每個(gè)集成電路僅需要兩個(gè)測(cè)試數(shù)據(jù)引腳，并且僅需要一個(gè)用來連接至另一集成電路的測(cè)試數(shù)據(jù)連接。結(jié)果，由于數(shù)據(jù)和指令必須通過集成電路鏈，所以要花費(fèi)較長的時(shí)間來寫入或讀出測(cè)試數(shù)據(jù)。
已經(jīng)提出各種技術(shù)以增加IEEE1149.1接口的訪問速度。例如，US5606566就提出了使用并行的幾個(gè)鏈。一種提高速度的方法當(dāng)然是增加測(cè)試時(shí)鐘的速度。但是存在對(duì)最大時(shí)鐘速度的限制，不僅僅是在集成電路的最大內(nèi)部速度方面，而且由于通過從中央時(shí)鐘源至不同的集成電路的連接所引入的延遲之間的差異。這些延遲之間的差異被稱作時(shí)鐘偏斜(clock skew)。這些差異不應(yīng)當(dāng)超過時(shí)鐘周期的長度。
其中，本發(fā)明的一個(gè)目的是在電路的測(cè)試接口中實(shí)現(xiàn)高時(shí)鐘速度。
其中，本發(fā)明的一個(gè)目的是減小測(cè)試電路所需的時(shí)間。
本發(fā)明提供一個(gè)依照權(quán)利要求1的系統(tǒng)。集成電路之間的所述鏈接用于將測(cè)試信息傳送至不同的集成電路之間的測(cè)試功能互連。依照本發(fā)明，從一個(gè)集成電路至另一集成電路地將諸如測(cè)試時(shí)鐘信號(hào)的同步信息傳送通過所述鏈，所述同步信息確定何時(shí)由集成電路將測(cè)試數(shù)據(jù)輸出到功能互連，以及確定何時(shí)由集成電路從功能互連捕獲測(cè)試數(shù)據(jù)。這消除了由于測(cè)試同步信息和測(cè)試數(shù)據(jù)到達(dá)集成電路的延遲之間的差異而帶來的問題。優(yōu)選地，所述鏈中的全部集成電路通過所述鏈接收它們的同步信息(比如時(shí)鐘信號(hào))，但在不脫離本發(fā)明的情況下，可以添加另外的接收中央同步信息的集成電路，例如當(dāng)這些另外的集成電路在所述鏈的前端時(shí)，所述中央同步信息來自測(cè)試器，或者對(duì)于所述鏈中的多個(gè)連續(xù)電路所述中央同步信息來自局部同步信息提供電路，其中從通過所述鏈接收的時(shí)鐘信號(hào)導(dǎo)出所述局部同步信息。
優(yōu)選地，集成電路用與同步信息一起行進(jìn)到所述鏈的輸出端的測(cè)試結(jié)果來替代測(cè)試數(shù)據(jù)，所述測(cè)試數(shù)據(jù)初始地在所述鏈的輸入端處與所述同步信息一起行進(jìn)。這樣，減小了執(zhí)行測(cè)試需要的時(shí)間量。同樣優(yōu)選地，同步信息包括公用于所述鏈中的全部集成電路的狀態(tài)選擇信息。在這種情況中，將所述鏈中的集成電路中的每一個(gè)設(shè)置成步進(jìn)通過一系列的狀態(tài)，其中在同步信息的控制下，對(duì)于所述鏈中的全部集成電路可以沒有區(qū)別地選擇連續(xù)的狀態(tài)。到達(dá)特定的狀態(tài)會(huì)觸發(fā)更新和捕獲。為IEEE1149.1標(biāo)準(zhǔn)定義的狀態(tài)圖可以用于示例。這樣，所述鏈中的全部集成電路能夠靈活地適應(yīng)狀態(tài)序列。
優(yōu)選地，測(cè)試器耦合至所述鏈，以確保同步信息的更新速率較低，以使得在所述鏈中的第一集成電路接收引起捕獲的同步信息之前，所述鏈中的全部集成電路都接收引起施加至功能互鏈的測(cè)試信號(hào)的更新的同步信息。測(cè)試器可以例如基于關(guān)于所述鏈中的集成電路的信息來確定所需要的延遲，但是優(yōu)選地，測(cè)試器測(cè)量所述引起更新的同步是否已經(jīng)到達(dá)所述鏈的末端，并僅在這種測(cè)量之后才傳送引起更新的同步信息。
優(yōu)選地，通過相同的通信導(dǎo)體，在時(shí)間上串行地將同步信息與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令從一個(gè)集成電路傳送至另一個(gè)集成電路。這樣，為了測(cè)試用途必須提供最少的連接引腳，并避免不同的偏斜。優(yōu)選地，在每一對(duì)集成電路之間使用一對(duì)引腳以傳送作為不同信號(hào)的信息。這增加了最大的可能速度。此外，這令使用具有互相不同的電源電壓的集成電路成為可能。
在一個(gè)實(shí)施例中，集成電路接收和傳送包括與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息的連續(xù)字。集成電路將所接收的同步信息從所接收的字拷貝至所傳送的字，并且在所傳送的字中用在該集成電路中產(chǎn)生的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)內(nèi)部比特來替代所接收的字中的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)所接收的比特。內(nèi)部比特例如是測(cè)試數(shù)據(jù)的比特或來自已經(jīng)行進(jìn)通過該集成電路的較早的字的測(cè)試結(jié)果的比特或在集成電路中已經(jīng)被捕獲的測(cè)試結(jié)果的比特。這樣，對(duì)于同步信息實(shí)現(xiàn)了最小傳送延遲(并因此實(shí)現(xiàn)了最大的測(cè)試速度)，同時(shí)允許集成電路中對(duì)測(cè)試數(shù)據(jù)的處理。
在另一個(gè)實(shí)施例中，至少一個(gè)集成電路包括通過殼(shell)連接至所述鏈的測(cè)試控制器電路，所述殼使得同步數(shù)據(jù)和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的串行傳送的比特好像是并行到達(dá)的。這樣，諸如IEEE1149.1分接頭控制器的傳統(tǒng)的測(cè)試控制器可以與時(shí)鐘信號(hào)的鏈?zhǔn)絺魉拖嘟Y(jié)合。
在另一實(shí)施例中，包括同步和測(cè)試數(shù)據(jù)的字包括用于所述鏈中的所選擇的集成電路的編程信息的附加位置。例如，編程信息可以用于在n個(gè)字(例如n＝16)之后提供用于可編程存儲(chǔ)器的寫使能信號(hào)中的連續(xù)邊沿，在所述n個(gè)字中已經(jīng)提供了測(cè)試數(shù)據(jù)，所述測(cè)試數(shù)據(jù)用作必須被并行地寫進(jìn)存儲(chǔ)器中的信息。
在一個(gè)實(shí)施例中，所述各集成電路中的至少一部分允許對(duì)測(cè)試數(shù)據(jù)和同步信息的接收和傳送的可編程的比特率。初始地將比特率設(shè)置為初始狀態(tài)中的預(yù)定值。但在通過所述鏈接收的集成電路特定的命令的控制下重新編程比特率。待測(cè)電路中的集成電路可以具有不同的最大可能速度。基于待測(cè)電路，所述鏈中的連續(xù)的集成電路可以具有相同的最大可能速度或不同的最大可能速度。測(cè)試器具有關(guān)于所述鏈中的連續(xù)的集成電路以及它們的最大可能速度的信息。初始地，全部集成電路使用一個(gè)對(duì)于全部集成電路來說是可接受的預(yù)定比特率。之后測(cè)試器可在沿著所述鏈的不同點(diǎn)處將比特率設(shè)置為不同值，如連續(xù)的各集成電路對(duì)之間的最大允許的值。這樣，最小化了由同步信息經(jīng)歷的延遲，從而最大化了測(cè)試速度。
在一個(gè)實(shí)施例中，所述鏈中的所述集成電路的所述至少部分的集成電路中的每一個(gè)具有外部時(shí)鐘輸入端，所述外部時(shí)鐘輸入端用于從中央時(shí)鐘初始鐘控沿著所述鏈的數(shù)據(jù)傳輸，其中所有時(shí)鐘輸入端共同耦合到該中央時(shí)鐘。在這種情況中，可以提供命令以切換到高得多的比特率下的同步信息(諸如時(shí)鐘信號(hào))的鏈?zhǔn)絺魉汀?br> 在另一個(gè)實(shí)施例中，所述鏈的集成電路具有共同耦合至中央復(fù)位輸入端的外部復(fù)位輸入端，以復(fù)位到對(duì)于全部集成電路來說可接受的比特率。
利用下面的附圖更詳細(xì)地說明本發(fā)明的這些和其它目的和有利方面。


圖1示出了一個(gè)測(cè)試系統(tǒng)。
圖2示出了一個(gè)集成電路。
圖3示出了具有可編程存儲(chǔ)器的集成電路。
圖3a示出了具有可編程存儲(chǔ)器的集成電路。
圖4示出了具有部分獨(dú)立的時(shí)鐘電路的集成電路。
圖4a示出了具有部分獨(dú)立的時(shí)鐘電路的集成電路。
圖5示出了一個(gè)集成電路。
圖1示出了測(cè)試系統(tǒng)的一個(gè)實(shí)施例。該系統(tǒng)包括測(cè)試器10和待測(cè)電路11。待測(cè)電路11包括通過某一功能互連電路16互連的多個(gè)集成電路12、14。為了測(cè)試用途，集成電路12、14也連接成鏈，所述鏈具有耦合至測(cè)試器10的輸出端的輸入端18和耦合至測(cè)試器10的輸入端的輸出端19。所述鏈中的各對(duì)連續(xù)集成電路12、14之間的連接是用于每次傳送單一比特的通信連接，例如每一單獨(dú)的導(dǎo)體或一對(duì)用于差分信號(hào)傳送的導(dǎo)體。
在正常操作中，電路11不連接至測(cè)試器10。在正常操作中，集成電路12、14中的功能電路執(zhí)行電路11所設(shè)計(jì)用于的各種功能，并通過互連電路16來傳送信息。一般來講，功能互連電路16包括用于在集成電路12、14的各端子之間提供點(diǎn)對(duì)點(diǎn)的連接的一組導(dǎo)線(可選地加上某種膠合邏輯(glue logic))。一般地，這些連接不遵循所述測(cè)試鏈的類似鏈的特性功能互連電路16可以是沿著所述鏈的任何位置處的集成電路，并且經(jīng)常是具有連接至幾個(gè)其它集成電路(而不只是所述鏈中的集成電路)的輸入端和/或輸出端的集成電路。
為了測(cè)試電路11，將它連接至測(cè)試器10。測(cè)試器10將測(cè)試數(shù)據(jù)輸入集成電路12、14，并讀出對(duì)該測(cè)試數(shù)據(jù)的響應(yīng)以作為來自集成電路的測(cè)試結(jié)果。在實(shí)際的測(cè)試之前以及之后，測(cè)試數(shù)據(jù)和結(jié)果沿著所述鏈進(jìn)入和離開電路11，也就是沿著獨(dú)立于功能互連電路16的路徑。具體地說，功能互連電路一般不具有相同的鏈結(jié)構(gòu)。因此一般不出現(xiàn)下面的情況當(dāng)測(cè)試信號(hào)在通過所述鏈從第二集成電路傳送之后到達(dá)第一集成電路時(shí)，全部功能信號(hào)將從第一集成電路行進(jìn)通過功能互連電路至第二集成電路，并且具有相同的延遲。相反，一些功能信號(hào)可以以相反的方向行進(jìn)，并具有不同的傳送延遲。
典型地，待測(cè)電路11也包括載體(未示出)，比如功能連接16以及用于測(cè)試鏈的連接被實(shí)現(xiàn)于其上的印刷電路板，集成電路也附在該印刷電路板上。在這種情況中，所述測(cè)試用于測(cè)試載體上電路的功能性。在其它環(huán)境中，待測(cè)電路11可以包括多個(gè)這種載體的互連系統(tǒng)。
更詳細(xì)地示出一個(gè)集成電路14(另一集成電路12可以具有類似的結(jié)構(gòu))。集成電路14包括接收器140、發(fā)送器144、測(cè)試控制器142、時(shí)鐘電路143和功能電路145。接收器140具有耦合至所述鏈中的前一個(gè)集成電路12的輸入端146。接收器140具有用于測(cè)試時(shí)鐘信號(hào)TCK、測(cè)試模式信號(hào)TMS和測(cè)試數(shù)據(jù)信號(hào)TDI的輸出端以及其它輸出端。用于測(cè)試時(shí)鐘信號(hào)TCK和測(cè)試模式信號(hào)TMS的輸出端耦合至測(cè)試控制器142和發(fā)送器144。測(cè)試控制器142具有耦合至接收器140的測(cè)試數(shù)據(jù)輸出端的測(cè)試數(shù)據(jù)輸入端以及耦合至發(fā)送器144的測(cè)試數(shù)據(jù)輸出端。發(fā)送器144具有耦合至所述鏈中的后一個(gè)集成電路的輸出端148。功能電路145通過功能互連電路16耦合至其它的集成電路12，并耦合至測(cè)試控制器142。
在操作中，在測(cè)試模式中，測(cè)試器10通過輸出端18輸出與測(cè)試時(shí)鐘信號(hào)和模式選擇信號(hào)相組合的測(cè)試數(shù)據(jù)字和/或測(cè)試指令字至集成電路12、14的所述鏈。每一集成電路12、14從所述鏈中的其前一個(gè)集成電路接收與測(cè)試時(shí)鐘信號(hào)和模式選擇信號(hào)相組合的測(cè)試數(shù)據(jù)字和/或測(cè)試指令字，并傳送與測(cè)試時(shí)鐘信號(hào)和模式選擇信號(hào)相組合的測(cè)試數(shù)據(jù)字和/或測(cè)試指令字至它的后一個(gè)集成電路。在集成電路14中，接收器140接收來自輸入端146的信息的連續(xù)比特的字，并解碼來自每一字的測(cè)試時(shí)鐘信號(hào)TCK、模式選擇信號(hào)TMS、輸入數(shù)據(jù)比特TDI以及可選的其它比特。接收器140施加測(cè)試時(shí)鐘信號(hào)TCK、模式選擇信號(hào)TMS和輸入數(shù)據(jù)比特TDI至測(cè)試控制器142。測(cè)試控制器142可以是傳統(tǒng)的IEEE1149.1測(cè)試控制器。測(cè)試控制器142將信號(hào)傳遞到功能電路145，例如通過移位寄存器鏈來移位測(cè)試數(shù)據(jù)，以更新輸出測(cè)試數(shù)據(jù)至功能互連電路16的觸發(fā)器中的數(shù)據(jù)，或捕獲來自功能互連電路16的響應(yīng)信號(hào)。測(cè)試控制器142輸出測(cè)試數(shù)據(jù)輸出比特，其典型的是作為測(cè)試數(shù)據(jù)輸入比特先前已經(jīng)被接收的比特，或是從功能電路145或從功能互連電路16所捕獲的響應(yīng)數(shù)據(jù)的比特。
發(fā)送器144接收來自接收器140的測(cè)試時(shí)鐘信號(hào)TCK、模式選擇信號(hào)TMS和來自測(cè)試控制器142的測(cè)試數(shù)據(jù)輸出比特。發(fā)送器144將來自接收器140的測(cè)試時(shí)鐘信號(hào)TCK、模式選擇信號(hào)TMS以及測(cè)試數(shù)據(jù)輸出比特與可選的其它比特一起組合成被串行傳送至集成電路12、14的所述鏈中的后一個(gè)集成電路的字。這樣，在從集成電路14接收之后，發(fā)送器144組合測(cè)試時(shí)鐘信號(hào)TCK和模式選擇信號(hào)TMS，所述信號(hào)通常將以一個(gè)字延遲從集成電路14傳送。
時(shí)鐘電路143從通過用于時(shí)鐘接收器140和發(fā)送器144的串行輸入端146被傳送的信號(hào)來重構(gòu)時(shí)鐘信號(hào)。該時(shí)鐘信號(hào)用于解碼和編碼接收器140和發(fā)送器144中的串行數(shù)據(jù)。作為替換方案，可以在連續(xù)集成電路12、14的發(fā)送器和接收器之間使用握手(handshaking)，但這需要更多的連接。
結(jié)果，在所述鏈中的每一對(duì)連續(xù)集成電路12、14之間傳輸來自接收器140的測(cè)試時(shí)鐘信號(hào)TCK、模式選擇信號(hào)TMS和測(cè)試數(shù)據(jù)輸出比特，并且所述信號(hào)在集成電路12、14內(nèi)部被并行使用。由于是通過集成電路的單個(gè)鏈來傳送全部這些測(cè)試信號(hào)的，所以沒有時(shí)鐘偏斜的問題出現(xiàn)。
將所述鏈中的不同集成電路的測(cè)試控制器142設(shè)計(jì)成彼此協(xié)同操作，它們?nèi)坎竭M(jìn)通過相同、可選擇的一系列測(cè)試狀態(tài)，并將測(cè)試數(shù)據(jù)或指令傳遞至所述鏈中的下游的集成電路，或者傳遞來自所述鏈的在前部分中的集成電路的響應(yīng)數(shù)據(jù)。測(cè)試時(shí)鐘信號(hào)和測(cè)試模式選擇信號(hào)控制由測(cè)試控制器所采取的狀態(tài)，例如利用與IEEE1149.1測(cè)試標(biāo)準(zhǔn)相容的狀態(tài)圖。該狀態(tài)圖尤其定義了更新和捕獲狀態(tài)。響應(yīng)于到達(dá)更新狀態(tài)，測(cè)試控制器142命令更新觸發(fā)器(未單獨(dú)示出)以便拷貝通過所述鏈接收的測(cè)試數(shù)據(jù)或指令數(shù)據(jù)，從而輸出測(cè)試數(shù)據(jù)或指令數(shù)據(jù)。響應(yīng)于達(dá)到捕獲狀態(tài)，加載測(cè)試數(shù)據(jù)，以用于通過所述鏈移出。
測(cè)試器10控制何時(shí)通過所述鏈傳送具有新的測(cè)試時(shí)鐘信號(hào)值的字。優(yōu)選地，重復(fù)具有老的測(cè)試時(shí)鐘信號(hào)值的字，直至傳送具有新的測(cè)試時(shí)鐘信號(hào)值的字。這允許時(shí)鐘電路143保持鎖定于所述比特率，并減小了丟失字的影響。
一般地，在一個(gè)延遲之后，測(cè)試器將傳送具有新的測(cè)試時(shí)鐘信號(hào)值的字，例如對(duì)應(yīng)于具有老的時(shí)鐘信號(hào)值的一系列N個(gè)字。選擇所述延遲，以保持從更新至由不同集成電路進(jìn)行的相應(yīng)捕獲的最小時(shí)間間隔，以及從捕獲至下一更新的最小時(shí)間間隔。也就是說，在測(cè)試器10輸出具有將引起更新的新的測(cè)試時(shí)鐘信號(hào)值的字之前，具有引起在前的捕獲的時(shí)鐘信號(hào)值的字必須已經(jīng)到達(dá)所述鏈中的最后的集成電路，從而使全部集成電路都已經(jīng)執(zhí)行了捕獲。反之亦然，在測(cè)試器10輸出來自具有將引起捕獲的下一不同的測(cè)試時(shí)鐘信號(hào)值的下一系列的字之前，具有引起在前更新的時(shí)鐘信號(hào)值的字必須已經(jīng)到達(dá)所述鏈中的最后的集成電路，從而使全部集成電路已經(jīng)執(zhí)行了捕獲。
各種技術(shù)可以用于確保足夠的延遲以便確保這種時(shí)間間隔的存在，在所述延遲期間，測(cè)試時(shí)鐘信號(hào)不改變。在一個(gè)實(shí)施例中，測(cè)試器10監(jiān)控在輸入端19處從所述鏈接收的字，并解碼從這些字接收的測(cè)試時(shí)鐘信號(hào)。在該實(shí)施例中，測(cè)試器10僅在檢測(cè)出時(shí)鐘信號(hào)的先前改變已經(jīng)到達(dá)輸入端19時(shí)才在輸出端18處改變所述字中的時(shí)鐘信號(hào)。這樣，確?？偸谴嬖谝粋€(gè)時(shí)間間隔，其中全部集成電路12、14處于相同的狀態(tài)，這確保了更新和捕獲的合適定序。在一個(gè)更有進(jìn)取性的實(shí)施例中，測(cè)試器10至少延遲對(duì)具有引起過渡至更新或捕獲狀態(tài)的新的時(shí)鐘信號(hào)的字的輸出，直至已在輸入端19處分別接收了具有在之前的捕獲和更新之后的時(shí)鐘信號(hào)過渡的字。
在另一實(shí)施例中，延遲的編程值(例如必須被重復(fù)的字N的數(shù)量的編程值)可被適當(dāng)?shù)赜糜诖郎y(cè)電路11，或者對(duì)于來自待測(cè)電路的所述鏈的延遲測(cè)量的多個(gè)字系列，可以一次確定延遲的所需值。
盡管圖1假定所述鏈中的全部集成電路12、14通過所述鏈接收同步信息(比如時(shí)鐘信號(hào)和/或模式選擇信號(hào))，但這實(shí)際上不是必須的。在不脫離本發(fā)明的情況下，可將一個(gè)或多個(gè)另外的集成電路添加至從測(cè)試器接收中央同步信息的所述鏈中。例如，這種另外的集成電路可被包括在所述鏈的前端，以便集中地從測(cè)試器10接收它們的時(shí)鐘信號(hào)等。在這種情況中，優(yōu)選地將最后的集成電路設(shè)置成從集中接收的同步信息和它的局部數(shù)據(jù)、結(jié)果或命令中生成具有同步信息和數(shù)據(jù)、結(jié)果或命令的字并將其提供給所述鏈的剩余部分。當(dāng)中央同步信息可幾乎沒有偏斜地被傳遞給集成電路的該部分時(shí)，這仍然允許高的測(cè)試速度。
在另一替換實(shí)施例中，所述鏈中的局部一組多個(gè)連續(xù)電路可以共同接收來自局部同步信息提供電路的局部同步信息。在這種情況中，局部同步信息提供電路在該組的開始處從所述鏈導(dǎo)出同步，并提供該導(dǎo)出的同步信息(例如測(cè)試時(shí)鐘信號(hào))至該局部組的各集成電路。優(yōu)選地，局部同步傳遞電路組合在所述鏈末端處的數(shù)據(jù)、結(jié)果和命令輸出與局部地生成的同步信息，并通過所述鏈傳遞該組合信息至另外的集成電路。
這樣，可將傳統(tǒng)的中央測(cè)試鐘控的集成電路的“島(island)”合并進(jìn)所述鏈中。實(shí)際上，在這種情況中在集成電路14中的測(cè)試控制器142周圍產(chǎn)生的“殼”延伸于多個(gè)傳統(tǒng)的集成電路周圍。與所述鏈的剩余部分接口的局部同步信息提供電路和局部同步傳遞電路具有類似于接收器140和發(fā)送器144的功能，并且可將其合并進(jìn)在所述島的開始處和末端處的集成電路中，或者甚至合并進(jìn)在島的開始處和末端處的所述鏈中的兩個(gè)位置處所包括的一個(gè)集成電路中。當(dāng)可以幾乎沒有偏斜地鐘控所述島中的集成電路時(shí)，測(cè)試速度仍是高的。
圖2示出了集成電路的一個(gè)更詳細(xì)的實(shí)施例。該集成電路具有耦合至測(cè)試控制器142的外部測(cè)試復(fù)位信號(hào)輸入端TRSTN。不同的集成電路的復(fù)位輸入端通常共同耦合至中央復(fù)位源，即不通過鏈結(jié)構(gòu)。集成電路具有差分的測(cè)試信號(hào)輸入端200和差分測(cè)試信號(hào)輸出端218。此外，該電路包括串聯(lián)在差分輸入端200和測(cè)試控制器142之間的輸入傳感放大器202、輸入移位寄存器204、輸入解碼器206、輸入鎖存器208。輸出編碼器212、輸出移位寄存器214以及輸出驅(qū)動(dòng)器216耦合于測(cè)試控制器142和差分輸出端218之間。用于測(cè)試時(shí)鐘信號(hào)和測(cè)試模式選擇信號(hào)的輸入鎖存器208的輸出直接與測(cè)試控制器142并行地耦合至輸出編碼器。
除時(shí)鐘電路143之外，還配備了外部時(shí)鐘輸入端TCK。時(shí)鐘電路143的輸出端和時(shí)鐘輸入端TCK耦合至多路復(fù)用器224的輸入端。多路復(fù)用器224的輸出端耦合至輸入移位寄存器204的時(shí)鐘輸入端和輸入鎖存器206，后者通過計(jì)數(shù)器226和使能電路229。使能電路229具有耦合至輸入解碼器206的錯(cuò)誤信號(hào)輸出端的使能輸入端。多路復(fù)用器224的輸出端耦合至輸出移位寄存器214的移位時(shí)鐘輸入端，并耦合至輸出移位寄存器214的負(fù)載輸入端，后者通過計(jì)數(shù)和延遲電路242。通過控制寄存器225來控制多路復(fù)用器224和時(shí)鐘電路143，該控制寄存器225實(shí)際上是測(cè)試控制器142的一部分，但為了清楚將其單獨(dú)示出。
在操作中，利用復(fù)位輸入端TRSTN，測(cè)試控制器142被初始復(fù)位至復(fù)位狀態(tài)。在操作過程中，具有測(cè)試時(shí)鐘信號(hào)、測(cè)試模式信號(hào)和測(cè)試輸入數(shù)據(jù)的字到達(dá)差分輸入端200。字的連續(xù)比特被感測(cè)，并被加載入輸入移位寄存器204。從輸入移位寄存器204并行輸出所述比特至輸入解碼器206。如果輸入解碼器206指示沒有錯(cuò)誤出現(xiàn)，假定每個(gè)所傳送字的比特?cái)?shù)是“n”(例如n＝6)，每n個(gè)時(shí)鐘周期從輸入解碼器206將解碼結(jié)果鎖存入輸入鎖存器208中。通過舉例，利用一些錯(cuò)誤檢測(cè)代碼，輸入解碼器206從六比特字中解碼五個(gè)比特。
被鎖存進(jìn)入輸入鎖存器208中的比特包括一個(gè)表示測(cè)試時(shí)鐘信號(hào)的比特、一個(gè)表示測(cè)試模式選擇信號(hào)的比特、一個(gè)表示測(cè)試數(shù)據(jù)輸入的比特和可選的其它比特。測(cè)試時(shí)鐘信號(hào)、測(cè)試模式選擇信號(hào)、測(cè)試數(shù)據(jù)輸入被饋送給測(cè)試控制器142，并被用作傳統(tǒng)的IEEE1149.1測(cè)試信號(hào)TCK、TMS和TDI。響應(yīng)于這些信號(hào)，測(cè)試控制器在連續(xù)的TCK電平過渡處產(chǎn)生連續(xù)的測(cè)試數(shù)據(jù)輸出信號(hào)(TDO)。TDO信號(hào)典型地從較早的TDI值導(dǎo)出，或從從電路11捕獲的測(cè)試結(jié)果得出，例如從功能互連電路16得出。測(cè)試控制器142至少在TCK保持在相同邏輯電平的同時(shí)繼續(xù)輸出相同的TDO值。
輸出編碼器212接收來自輸入鎖存器208的TCK和TMS以及可選的其它比特以及來自測(cè)試控制器142的TDO。輸出編碼器212形成來自這些信號(hào)的輸出字的比特，從而典型地執(zhí)行由輸入解碼器206執(zhí)行的解碼的逆處理。將已編碼的比特加載入輸出移位寄存器214(優(yōu)選地以和將數(shù)據(jù)加載入輸入鎖存器208一樣的頻率(每n個(gè)時(shí)鐘周期))，但是存在多個(gè)時(shí)鐘周期的延遲，以使在加載輸入鎖存器208足夠長時(shí)間之后將數(shù)據(jù)加載入輸出移位寄存器214中，從而在測(cè)試控制器142的輸出端處可利用對(duì)應(yīng)于該鎖存器中的TCK和TMS值的TDO值。輸出移位寄存器214移位已編碼的比特至驅(qū)動(dòng)器216，其驅(qū)動(dòng)差分輸出端218。
可以使用編碼和解碼的任何理想形式。例如可將奇偶比特添加至測(cè)試時(shí)鐘信號(hào)、測(cè)試模式選擇信號(hào)、測(cè)試數(shù)據(jù)和可選的其它比特中。類似地，可以添加開始和/或停止比特，或有利于字邊界的識(shí)別的其它信息。在這種情況中，字邊界檢測(cè)電路可以用于從進(jìn)入的比特中檢測(cè)字邊界，并用于控制加載入輸入鎖存器208和輸出移位寄存器214。類似地，編碼可以被適配成便于從所傳送數(shù)據(jù)中恢復(fù)頻率，例如通過確保字中信號(hào)過渡的最小數(shù)量，并且/或者編碼可以被適配成服務(wù)特定的通道特性，例如通過確保一個(gè)值和相反值具有同樣多的比特。
盡管輸入解碼器206和輸出編碼器212被示為沒有時(shí)鐘輸入端，但可以理解，可以使用鐘控的解碼器和/或編碼器，例如用于通過連續(xù)地將所存儲(chǔ)的中間奇偶性與連續(xù)的進(jìn)入比特進(jìn)行異或來計(jì)算奇偶性。
時(shí)鐘多路復(fù)用器224使得可能在利用外部時(shí)鐘和來自時(shí)鐘電路143的內(nèi)部時(shí)鐘之間進(jìn)行選擇。外部時(shí)鐘優(yōu)選地被并行地提供至所有的集成電路12、14，即不通過鏈結(jié)構(gòu)，而是從(例如測(cè)試器10中的)中央源提供。這將最大可用外部時(shí)鐘值限制到一個(gè)比時(shí)鐘電路143的最大可用值低得多的值。在復(fù)位之后，選擇外部時(shí)鐘。在該階段，測(cè)試器10以外部時(shí)鐘頻率通過所述鏈提供測(cè)試數(shù)據(jù)。在該階段，外部時(shí)鐘用于初始化集成電路，并且特別用于利用通過輸入端200提供的指令數(shù)據(jù)來加載控制寄存器225。指令數(shù)據(jù)設(shè)置時(shí)鐘電路143的標(biāo)稱頻率，并命令時(shí)鐘多路復(fù)用器224切換至內(nèi)部時(shí)鐘電路143。隨后，控制寄存器225的內(nèi)容在測(cè)試過程中通常保持不變，但可以利用在時(shí)鐘電路143的控制下所接收的指令數(shù)據(jù)將其更新。
然而，可以理解，外部時(shí)鐘的初始使用僅僅是為確保初始化的便利解決方案。在不脫離本發(fā)明的情況下，初始地可以通過所述鏈以及以低比特率提供時(shí)鐘信號(hào)，從而使全部集成電路能夠處理該比特率。
圖3示出了具有可編程存儲(chǔ)器30的集成電路，其用于圖1的電路11的所述鏈中。用于來自通過測(cè)試輸入端146接收的字的另外的比特的輸出端耦合至存儲(chǔ)器30以及用于進(jìn)入的測(cè)試數(shù)據(jù)的輸出端。在圖3的實(shí)施例中，由從所接收的字導(dǎo)出的測(cè)試時(shí)鐘信號(hào)來鐘控存儲(chǔ)器30。在操作中，利用作為測(cè)試數(shù)據(jù)提供的數(shù)據(jù)來編程存儲(chǔ)器30。在傳送一個(gè)存儲(chǔ)器字的數(shù)據(jù)(例如16比特)之后，另外的比特用于生成寫使能脈沖，以使得所接收的數(shù)據(jù)被寫進(jìn)存儲(chǔ)器30中。在具有連續(xù)時(shí)鐘信號(hào)值的字中可以編碼寫使能信號(hào)的連續(xù)電平。這具有以下優(yōu)點(diǎn)通過測(cè)試信號(hào)可以控制對(duì)存儲(chǔ)器的編程，以及當(dāng)特定集成電路不拷貝所有的字到它們的輸出端時(shí)另外的比特的傳送不受影響。
原則上，可以在每一新的字中提供新的寫使能信號(hào)，即使比如TCK和TMS的測(cè)試信號(hào)在新的字中保持不變。這樣，可以快速地編程存儲(chǔ)器30。
圖3a示出了一個(gè)實(shí)施例，其中在通過所述鏈傳送的每一字中提供必須被寫入的新的數(shù)據(jù)，取代由所接收的測(cè)試時(shí)鐘信號(hào)進(jìn)行鐘控，由時(shí)鐘電路143對(duì)其進(jìn)行鐘控。這加快了編程的速度。如果數(shù)據(jù)被作為測(cè)試數(shù)據(jù)包括(其也被提供至測(cè)試控制器142)，則這會(huì)與測(cè)試器142的操作不相容，在這種情況中，優(yōu)選地將測(cè)試控制器142切換至其中在存儲(chǔ)器編程過程中其沒有影響的狀態(tài)。在一個(gè)替換實(shí)施例中，可以將要被編程進(jìn)入存儲(chǔ)器30的數(shù)據(jù)提供為來自所接收字的另外的比特。
圖4示出了具有用于具有測(cè)試信號(hào)的字的輸入和輸出的部分獨(dú)立的時(shí)鐘電路40、42的集成電路。兩個(gè)時(shí)鐘電路40、42從獲取自時(shí)鐘電路143的時(shí)鐘信號(hào)導(dǎo)出它們的時(shí)鐘信號(hào)。利用控制寄存器225可獨(dú)立地編程時(shí)鐘電路40、42的時(shí)鐘頻率輸出。時(shí)鐘電路40、42分別控制在輸入端146和輸出端148處的接收和傳送的比特率。在操作中，這允許使用具有能夠以全異的速度操作的集成電路的電路11。在可被編程進(jìn)入所述鏈中的不同集成電路的控制寄存器225的頻率的控制下，所述鏈的不同部分可以在不同的時(shí)鐘速率下傳遞字。優(yōu)選地，包括延遲的禁用電路44，以確保在已經(jīng)從接收器140輸出新的字之后，利用預(yù)定延遲將用于傳送的字鎖存進(jìn)入發(fā)送器144中，從而允許在將用于傳送的字鎖存進(jìn)入發(fā)送器144之前使控制器142響應(yīng)于新的字輸出測(cè)試數(shù)據(jù)輸出信號(hào)。為此用途，優(yōu)選地通過禁用電路44從接收器140提供表示新字輸出的信號(hào)至發(fā)送器144，以在由接收器140接收和輸出新字之后，在時(shí)鐘源143的預(yù)定數(shù)量的時(shí)鐘周期內(nèi)在發(fā)送器144處阻塞對(duì)新字的鎖存。
通過使所述鏈中的各對(duì)連續(xù)集成電路在所述對(duì)的對(duì)應(yīng)集成電路的最大可能速度中的最小值下操錯(cuò)或接近該最小值來工作，通過利用不同的可編程時(shí)鐘頻率可以最小化測(cè)試信號(hào)在行經(jīng)所述鏈時(shí)所經(jīng)歷的延遲。給出用于待測(cè)電路11中的集成電路，可以容易地確定能使用哪些時(shí)鐘速度。然后在由測(cè)試器10經(jīng)所述鏈傳送的頻率編程數(shù)據(jù)中編碼所選擇的頻率，以將頻率編程數(shù)據(jù)加載入控制寄存器225。由于最小化了諸如TCK的測(cè)試信號(hào)行經(jīng)所述鏈的延遲，所以可以增加測(cè)試器10能夠以之改變測(cè)試信號(hào)的頻率?？梢岳斫?，通過利用所述鏈中的集成電路之間的異步握手可以實(shí)現(xiàn)速度的類似增加，但這一般需要更多的輸入引腳。
盡管示出時(shí)鐘電路40、42使用公共時(shí)鐘源143，但可以理解，輸出時(shí)鐘電路42可以是完全獨(dú)立的。在這種情況中，它進(jìn)行測(cè)量以控制可能需要的在不同時(shí)鐘域之間的轉(zhuǎn)換。在另一實(shí)施例中，握手信號(hào)可被用于在不同的集成電路之間和在集成電路內(nèi)部傳輸來自字的數(shù)據(jù)。在這種情況中，不需要時(shí)鐘編程來獲得最佳速度。
圖4a示出了另一個(gè)實(shí)施例，其中多路復(fù)用器46、48、49已被添加，以允許在使用內(nèi)部時(shí)鐘143和外部時(shí)鐘輸入之間作選擇，以用于將集成電路共同連接至中央外部測(cè)試時(shí)鐘源。由來自控制寄存器225的命令數(shù)據(jù)來控制多路復(fù)用器46、48、49。這樣，可能初始地使用中央時(shí)鐘，并且以后可能切換至已經(jīng)通過所述鏈傳遞的時(shí)鐘信息。
在另一實(shí)施例中，可以在集成電路之間使用選通信號(hào)，以允許時(shí)鐘恢復(fù)。選通信號(hào)本身已知。例如，可以選擇選通信號(hào)和數(shù)據(jù)信號(hào)，以使選通信號(hào)在要被傳送的來自字的數(shù)據(jù)是邏輯1時(shí)進(jìn)行躍遷，并且使數(shù)據(jù)信號(hào)在要被傳送的數(shù)據(jù)邏輯0時(shí)進(jìn)行躍遷。在這種情況中，所恢復(fù)時(shí)鐘是數(shù)據(jù)和選通信號(hào)的異或。這允許用于相對(duì)低的選通和數(shù)據(jù)信號(hào)帶寬的高數(shù)據(jù)速率。每隔一段時(shí)間，編碼可以改變以通過在所恢復(fù)時(shí)鐘信號(hào)中的相位跳變來標(biāo)記字邊界。
盡管已經(jīng)根據(jù)IEEE1149.1標(biāo)準(zhǔn)說明了本發(fā)明(其中利用通過集成電路鏈傳送的字的轉(zhuǎn)換來恢復(fù)測(cè)試時(shí)鐘信號(hào)和測(cè)試模式選擇信號(hào)以及測(cè)試數(shù)據(jù))，但可以理解，本發(fā)明不局限于對(duì)IEEE1149.1的應(yīng)用?？梢允褂闷渌臏y(cè)試協(xié)議。類似地，盡管有利的實(shí)施例有效地添加了用來將特定測(cè)試信號(hào)(比如TCK和TMS)作為集中提供的信號(hào)處理的測(cè)試控制器周圍的殼，從而使所述殼從通過所述鏈提供的信號(hào)中獲取這些信號(hào)，但是可以理解其它實(shí)施例是可能的，其中不對(duì)測(cè)試控制器隱藏這些信號(hào)的鏈?zhǔn)絺魉汀?br> 如所示出的那樣，作為比特串行地傳送的字的一部分來傳送測(cè)試同步信號(hào)TCK、TMS。作為替代，可以并行地通過所述鏈傳送這些信號(hào)中的一個(gè)或多個(gè)。通過利用相同的所述鏈，避免了時(shí)鐘偏斜問題。然而串行傳送具有減小了必須被提供用于測(cè)試用途的輸入端的數(shù)量的優(yōu)點(diǎn)，而不過度地減小測(cè)試速度，因?yàn)闇y(cè)試速度最終由一個(gè)實(shí)施確定同步信號(hào)僅以一個(gè)所需的速率改變，該速率確保對(duì)所述鏈中的不同集成電路的捕獲和更新以正確的次序發(fā)生。這樣，幾個(gè)信號(hào)的串行傳送不明顯地影響速度。
也如所示出的那樣，在每一字中僅包括測(cè)試數(shù)據(jù)的一個(gè)比特，從而當(dāng)比如TCK和TMS的同步信號(hào)改變時(shí)，僅有一個(gè)比特被加載入測(cè)試控制器142以及從控制器輸出。這與IEEE1149.1相容。在一個(gè)替換實(shí)施例中，所述字包括超過一個(gè)的測(cè)試數(shù)據(jù)比特，來自字的各數(shù)據(jù)比特被并行加載入測(cè)試控制器142或被并行地從測(cè)試控制器12輸出。
也如所示出的那樣，僅當(dāng)比如TCK和TMS的測(cè)試同步信號(hào)改變時(shí)，才使測(cè)試數(shù)據(jù)改變。作為替代，測(cè)試數(shù)據(jù)可以更頻繁地改變，以使包括相同的TCK和TMS比特的連續(xù)字包括不同的TDI或TDO比特。
圖5示出了利用測(cè)試數(shù)據(jù)的更頻繁改變的集成電路。該集成電路包括移位寄存器50，所述移位寄存器例如可以是用于用在IEEE1149.1中的TDI/TDO數(shù)據(jù)的移位寄存器中的任何一個(gè)。用于輸出測(cè)試數(shù)據(jù)TDI的接收器140的輸出端耦合至移位寄存器50的輸入端。移位寄存器50的輸出端耦合至發(fā)送器，以提供用于測(cè)試數(shù)據(jù)TDO的傳送的測(cè)試比特。在另一實(shí)施例中，可以對(duì)于每個(gè)數(shù)據(jù)字并行地將一個(gè)測(cè)試數(shù)據(jù)比特裝載入移位寄存器50或從移位寄存器50輸出。
移位寄存器50通過時(shí)鐘提供電路52接收來自時(shí)鐘電路143的時(shí)鐘信號(hào)。這樣，以比測(cè)試時(shí)鐘信號(hào)TCK的速率高的速率將數(shù)據(jù)移位通過移位寄存器50。除了它的輸入和輸出以及鐘控之外，利用已經(jīng)被恢復(fù)的內(nèi)部測(cè)試同步信號(hào)(TCK和TMS)來控制移位寄存器。這些同步信號(hào)例如控制用來自移位寄存器50的數(shù)據(jù)進(jìn)行更新以及控制捕獲進(jìn)入移位寄存器50。
在一個(gè)實(shí)施例中，時(shí)鐘提供電路52以經(jīng)分頻的時(shí)鐘速率傳遞時(shí)鐘脈沖，從而對(duì)于在輸入端146處接收的每一字，一個(gè)時(shí)鐘脈沖被傳遞。然而，當(dāng)不是在每一連續(xù)字中提供新的測(cè)試數(shù)據(jù)時(shí)，時(shí)鐘提供電路52可以進(jìn)一步減小所傳遞的時(shí)鐘脈沖的數(shù)量，例如如果每一個(gè)第二字包括新的測(cè)試數(shù)據(jù)比特，則減小到每兩個(gè)字傳遞一個(gè)時(shí)鐘脈沖。在另一實(shí)施例中，測(cè)試器10可以在字中包括信息(比如比特計(jì)數(shù)器)，以指示該字是否包括新的測(cè)試數(shù)據(jù)。在這種情況中，該信息用于控制時(shí)鐘提供電路是否傳遞時(shí)鐘脈沖。
圖5的實(shí)施例允許測(cè)試數(shù)據(jù)比諸如TCK和TMS的同步數(shù)據(jù)更頻繁地改變。這具有以下優(yōu)點(diǎn)每一測(cè)試時(shí)鐘TCK周期能夠傳送更多的測(cè)試數(shù)據(jù)。然而，當(dāng)所述鏈包括比其它集成電路慢的一些集成電路時(shí)，這會(huì)引起問題。在這種情況中，優(yōu)選地在所述鏈中的快速集成電路之間以較高速率交換字，而在較慢的電路之間以較低速率交換字。這樣，與較快的集成電路相比，在較慢的集成電路之間交換較少的具有相同同步信息的連續(xù)字。當(dāng)測(cè)試數(shù)據(jù)比同步信息更頻繁地改變時(shí)，這使得何時(shí)傳遞測(cè)試數(shù)據(jù)以及何時(shí)不傳遞變得無法預(yù)測(cè)。因此，在一個(gè)實(shí)施例中，只有當(dāng)同步數(shù)據(jù)改變時(shí)才改變測(cè)試數(shù)據(jù)，以確保以簡(jiǎn)單方式完全傳送測(cè)試數(shù)據(jù)。
權(quán)利要求
1.一種電子電路(11)，包括-多個(gè)集成電路(12、14)，每一個(gè)集成電路包括測(cè)試控制電路(142)，其可以在測(cè)試模式和正常操作模式之間切換；-集成電路(12、14)之間的功能連接(16)；-除功能連接(16)之外的并形成包括集成電路(12、14)的鏈的測(cè)試通信(18、1146、148、19)連接，集成電路(12、14)被設(shè)置成通過所述鏈從一個(gè)集成電路(12、14)至另一個(gè)集成電路連續(xù)地接收和傳送測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令以及同步信息，以用于定時(shí)到功能連接(16)的測(cè)試數(shù)據(jù)的輸出和來自功能連接(16)的測(cè)試結(jié)果的捕獲。
2.依照權(quán)利要求1的電子電路，其中將所述鏈中的每一個(gè)集成電路(12、14)設(shè)置成步進(jìn)通過一系列狀態(tài)，其中在同步信息的控制下，連續(xù)的狀態(tài)對(duì)于所述鏈中的全部集成電路(12、14)是無區(qū)別地可選擇的，所述狀態(tài)確定更新和捕獲的次序。
3.依照權(quán)利要求1的電子電路，其中將集成電路(12、14)設(shè)置成從一個(gè)集成電路(12、14)至另一個(gè)集成電路通過相同的通信導(dǎo)體在時(shí)間上串行地傳送同步信息與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令。
4.依照權(quán)利要求3的電子電路，其中所述鏈中的每一個(gè)集成電路(12、14)接收和傳送包括與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息的連續(xù)字，所述集成電路(12、14)被設(shè)置成將從所接收字中接收的同步信息拷貝至所傳送的字，并且在所傳送字中用在該集成電路(12、14)中產(chǎn)生的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)內(nèi)部比特來替代來自所接收字的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)所接收比特。
5.依照權(quán)利要求3的電子電路，其中集成電路(12、14)中的至少一個(gè)包括具有用于同步數(shù)據(jù)的至少一個(gè)比特和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)比特的并行輸入端的測(cè)試控制器電路(142)，所述集成電路中的至少一個(gè)被設(shè)置成基本上同時(shí)更新并行提供到測(cè)試控制器(142)的通過所述鏈串行接收的同步數(shù)據(jù)的比特和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的比特。
6.依照權(quán)利要求1的電子電路，其中集成電路(12、14)的至少一部分包括用于控制對(duì)同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的接收和傳送的可編程比特率的內(nèi)部時(shí)鐘電路(143、40、42)，所述接收和傳送的比特率是至少部分獨(dú)立地可編程的，所述部分中的集成電路(12、14)被設(shè)置成在初始狀態(tài)中將該比特率設(shè)置為預(yù)定值，并且在通過特別用于該集成電路的所述鏈接收的命令的控制下重新編程所述比特率中的一個(gè)或多個(gè)。
7.依照權(quán)利要求6的電子電路，其中所述集成電路的所述至少一部分的集成電路(12、14)中的每一個(gè)具有時(shí)鐘輸入端(TCK)，所述時(shí)鐘輸入端(TCK)共同耦合至電子電路(11)的測(cè)試時(shí)鐘輸入端，所述至少一部分的集成電路(12、14)被設(shè)置成在初始狀態(tài)中從時(shí)鐘輸入端(TCK)導(dǎo)出比特率，以及當(dāng)通過所述鏈接收到從時(shí)鐘電路(143、40、42)導(dǎo)出比特率的命令時(shí)從時(shí)鐘電路(143、40、42)導(dǎo)出比特率。
8.依照權(quán)利要求6的電子電路，其中集成電路的所述至少一部分的集成電路(12、14)中的每一個(gè)具有外部復(fù)位輸入端(TRSTN)，所述復(fù)位輸入端(TRSTN)共同耦合至電子電路(11)的測(cè)試復(fù)位輸入端，所述至少一部分的集成電路的復(fù)位端被設(shè)置成響應(yīng)于復(fù)位端處的復(fù)位信號(hào)來將集成電路復(fù)位到初始狀態(tài)。
9.一種測(cè)試系統(tǒng)，包括依照權(quán)利要求1的電子電路和耦合至所述鏈的輸入端(18)和輸出端(19)的測(cè)試器(10)以用于提供測(cè)試數(shù)據(jù)和/或命令以及用于接收測(cè)試結(jié)果，其中將測(cè)試器(10)設(shè)置成根據(jù)對(duì)當(dāng)同步信息行經(jīng)所述鏈時(shí)由該同步信息招致的延遲的確定來調(diào)節(jié)一個(gè)時(shí)間間隔，從而使得在所述鏈的輸入端處施加觸發(fā)捕獲的同步信息之前，觸發(fā)更新的同步信息到達(dá)所述鏈的輸出端，其中在所述時(shí)間間隔之后更新在輸入端處的同步。
10.一種集成電路(14)，包括-測(cè)試控制電路(142)，其可在測(cè)試模式和正常操作模式之間切換；-用于連接到外部電路的功能連接；-除功能連接之外的測(cè)試輸入端和測(cè)試輸出端(148、149)，集成電路(14)被設(shè)置成在測(cè)試輸入端(148)處接收測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令以及同步信息，以用于定時(shí)到功能連接的測(cè)試數(shù)據(jù)的輸出以及來自功能連接的測(cè)試結(jié)果的捕獲，并且在測(cè)試輸出端(148)處發(fā)送測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令以及同步信息。
11.依照權(quán)利要求10的集成電路，被設(shè)置成分別通過相同的輸入通信導(dǎo)體和相同的輸出通信導(dǎo)體接收和傳送與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息。
12.依照權(quán)利要求11的集成電路，被設(shè)置成接收和傳送包括與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息的連續(xù)字，所述集成電路被設(shè)置成將從所接收字中接收的同步信息拷貝至所傳送的字，并且在所傳送字中用在該集成電路中產(chǎn)生的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)內(nèi)部比特來替代來自所接收字的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)所接收比特。
13.依照權(quán)利要求12的集成電路，包括諸如可編程存儲(chǔ)器的可編程電路(30)，所述字在除了用于同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的位置之外還包括一個(gè)或多個(gè)位置，以傳送用來編程該可編程電路的編程信息，該可編程電路(30)被耦合成接收來自所述鏈的編程信息。
14.依照權(quán)利要求12的集成電路，被設(shè)置成接收和傳送所述字，以及從所接收字的用于同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的位置之外的一個(gè)或多個(gè)位置拷貝信息到所發(fā)送字。
15.依照權(quán)利要求12的集成電路，被設(shè)置成步進(jìn)通過一系列的狀態(tài)，其中在同步信息的控制下，連續(xù)的狀態(tài)是可選擇的，所述狀態(tài)確定更新和捕獲的次序。
16.依照權(quán)利要求11的集成電路，其中測(cè)試控制器電路(142)具有分別用于同步數(shù)據(jù)的比特以及測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的比特的并行輸入端，同步信息對(duì)測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的比特進(jìn)行鐘控處理，所述集成電路包括將串行接收的同步數(shù)據(jù)的比特以及測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的比特并行提供到各并行輸入端的殼。
17.依照權(quán)利要求10的集成電路，包括用于控制對(duì)同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的接收和傳送的可編程比特率的通信時(shí)鐘電路(143、40、42)，接收和傳送的比特率是至少部分獨(dú)立地可編程的，所述集成電路被設(shè)置成在初始狀態(tài)中將比特率設(shè)置到預(yù)定值，并在通過所述鏈接收的集成電路特定命令的控制下重新編程所述比特率。
18.依照權(quán)利要求17的集成電路，具有外部時(shí)鐘輸入端(TCK)，所述集成電路被設(shè)置成在初始狀態(tài)中從時(shí)鐘輸入端導(dǎo)出比特率，以及當(dāng)通過測(cè)試輸入端接收到從時(shí)鐘電路(143、40、42)導(dǎo)出比特率的命令時(shí)從時(shí)鐘電路(143、40、42)導(dǎo)出比特率。
19.依照權(quán)利要求17的集成電路，具有外部復(fù)位輸入端(TRSTN)，所述集成電路被設(shè)置成響應(yīng)于復(fù)位端處的復(fù)位信號(hào)來復(fù)位到初始狀態(tài)。
20.一種測(cè)試包括通過功能連接(16)互連的多個(gè)集成電路(12、14)的電子電路的方法，所述方法包括-提供除了功能連接之外的測(cè)試連接(148、149)，所述測(cè)試連接(148、149)連接連續(xù)集成電路鏈中的集成電路(12、14)；-通過所述鏈連續(xù)地將測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令以及同步信息從一個(gè)集成電路傳送至另一個(gè)集成電路；-利用通過所述鏈接收的同步信息，在每個(gè)集成電路中定時(shí)到功能連接(16)的測(cè)試數(shù)據(jù)的輸出以及來自功能連接的測(cè)試結(jié)果的捕獲。
21.依照權(quán)利要求20的方法，包括-給所述鏈中的每一個(gè)集成電路(12、14)提供狀態(tài)機(jī)電路(142)，用于步進(jìn)通過一系列的狀態(tài)，以進(jìn)入分別控制更新和捕獲的對(duì)應(yīng)狀態(tài)，所述同步信息控制狀態(tài)機(jī)電路何時(shí)步進(jìn)至哪些狀態(tài)；-通過所述鏈將控制狀態(tài)的同步信息從一個(gè)集成電路(12、14)拷貝至另一個(gè)集成電路。
22.依照權(quán)利要求20的方法，包括通過相同的通信導(dǎo)體從一個(gè)集成電路至另一個(gè)集成電路接收和傳送與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息。
23.依照權(quán)利要求22的方法，包括-接收和傳送包括與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的同步信息的連續(xù)字；-將從所接收字中接收的同步信息拷貝至所傳送的字，并且在所傳送字中用在該集成電路中產(chǎn)生的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)內(nèi)部比特來替代來自所接收字的測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的一個(gè)所接收比特。
24.依照權(quán)利要求22的方法，包括內(nèi)部地轉(zhuǎn)換與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令在時(shí)間上串行的所接收的同步信息，以模擬與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令并行的同步信息的接收。
25.依照權(quán)利要求22的方法，包括-初始地利用公共比特率，以用于通過所述鏈進(jìn)行同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的傳送；-通過所述鏈發(fā)送編程命令，以編程所述鏈中的一對(duì)連續(xù)的集成電路的比特率；-改變所述比特率，以用于依照該命令在所述對(duì)中的集成電路間進(jìn)行同步信息和測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令的傳送。
26.依照權(quán)利要求25的方法，包括利用并聯(lián)到所述鏈的集成電路的中央時(shí)鐘對(duì)通過所述鏈的信息傳輸進(jìn)行初始鐘控，其中利用通過所述鏈傳送的命令來編程傳輸比特率，以及在所述編程之后切換到在通過所述鏈傳送的同步信息的控制下進(jìn)行鐘控。
27.依照權(quán)利要求25的方法，包括利用并行施加到所述鏈的各集成電路的中央復(fù)位信號(hào)，將集成電路復(fù)位至具有所述公共比特率的初始狀態(tài)。
全文摘要
用于電子電路中的多個(gè)集成電路具有功能互連和專門的測(cè)試連接。集成電路接收和傳送同步信息，比如從一個(gè)集成電路至另一集成電路地連續(xù)通過所述鏈的時(shí)鐘信號(hào)。這允許高測(cè)試速度。優(yōu)選地，同步信息與測(cè)試數(shù)據(jù)、測(cè)試結(jié)果和/或命令串行。優(yōu)選地，通過經(jīng)所述鏈傳送的命令可以編程所述鏈中的連續(xù)集成電路之間的比特率。這樣，不同的比特率可以在沿著所述鏈的不同位置處，以減小由沿著所述鏈的同步信號(hào)招致的延遲。
文檔編號(hào)G01R31/3185GK1751245SQ200480004394
公開日2006年3月22日 申請(qǐng)日期2004年2月5日 優(yōu)先權(quán)日2003年2月18日
發(fā)明者R·F·舒特爾特 申請(qǐng)人:皇家飛利浦電子股份有限公司