專利名稱：電壓檢測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓檢測(cè)電路。
背景技術(shù)：
以往，在集成電路(LSI)中，例如使用監(jiān)視電源電壓的降低的電壓檢測(cè)電路。
圖3是表示監(jiān)視電壓的降低的結(jié)構(gòu)的一例的方框圖。邏輯電路100例如具有CMOS倒相(inverter)電路。而且，對(duì)邏輯電路100施加電壓VDD作為電源電壓。
電壓檢測(cè)電路102檢測(cè)電壓VDD比規(guī)定電壓降低的情況。然后，在電壓VDD比規(guī)定電壓低的情況下，例如強(qiáng)制地停止邏輯電路100的邏輯動(dòng)作。
圖4是表示例如邏輯電路100中設(shè)置的CMOS倒相電路的結(jié)構(gòu)的一例的圖。圖4所示的CMOS倒相電路包括串聯(lián)連接在電壓VDD和接地間的P溝道型MOSFET(以下為PMOS)MP和N溝道型MOSFET(以下為NMOS)MN。對(duì)PMOSMP和NMOSMN的柵極施加電壓VIN，從PMOSMP和NMOSMN的連接點(diǎn)輸出電壓VOUT。
在以上的結(jié)構(gòu)的CMOS倒相電路中，將PMOSMP和NMOSMN的閾值設(shè)為VT(例如0.85V)時(shí)，在電壓VDD比2*VT(1.7V)低的情況下，有時(shí)電壓VOUT為高阻抗。
圖5是用于說(shuō)明電壓VDD＜2*VT時(shí)的CMOS倒相電路的動(dòng)作的圖。另外，縱軸是電壓VIN的電壓值。此外，PMOSMP和NMOSMN的閾值都是VT，電壓VDD為1.5*VT。
在該情況下，電壓VIN在1.5*VT＞電壓VIN＞VT的范圍內(nèi)，NMOSMN導(dǎo)通，PMOSMP截止。從而，電壓VOUT為‘低(以下為L(zhǎng))’。
此外，電壓VIN在0.5*VT＞電壓VIN＞0的范圍內(nèi)，NMOSMN截止，PMOSMP導(dǎo)通。從而，電壓VOUT為‘高(以下為H)’。
另一方面，電壓VIN在VT＞電壓VIN＞0.5*VT的范圍內(nèi)，NMOSMN、PMOSMP都截止。從而，電壓VOUT為‘HI-Z(高阻抗)’，CMOS倒相電路的動(dòng)作不確定。
電壓VOUT在為‘HI-Z’的電壓VIN的范圍內(nèi)，隨電壓VDD的電壓下降同時(shí)增加。另一方面，在電壓VDD＞2*VT時(shí)，與電壓VIN的值無(wú)關(guān)，電壓VOUT不是‘HI-Z’。
因此，圖3所示的電壓檢測(cè)電路102檢測(cè)電壓VDD下降到例如2*VT的情況，在電壓VDD小于2*VT的情況下，例如停止CMOS倒相電路的動(dòng)作。另外，在圖3中，在使用多個(gè)電壓作為電源電壓的情況下，包括對(duì)應(yīng)于各個(gè)電壓的多個(gè)電壓檢測(cè)電路。
作為這樣的檢測(cè)電壓的下降的電壓檢測(cè)電路102，提出一種通過(guò)使用分壓電阻和基準(zhǔn)電壓來(lái)檢測(cè)電壓的降低的電壓檢測(cè)電路(例如，參照專利文獻(xiàn)1)。
圖6是表示現(xiàn)有的電壓檢測(cè)電路102的結(jié)構(gòu)的一例的電路圖。
圖6所示的電壓檢測(cè)電路102包括PMOST1、T2、T3、T4、T5，NMOST6、T7、T8，分壓電阻R1、R2，恒流電路I。
另外，該圖所示的電壓檢測(cè)電路用于檢測(cè)電壓VDD低于所述2*VT(1.7V)的情況。
在PMOST1、T2、T3的源極施加電壓VCC，PMOST1、T2、T3的柵極互相連接，同時(shí)被二極管連接的PMOST1的漏極連接到恒流電路1。另外，二極管連接在MOSFET的情況下是指將柵極和漏極短路，在雙極晶體管的情況下是指將基極和集電極短路。這樣被二極管連接的晶體管與PN結(jié)的二極管元件進(jìn)行同樣的動(dòng)作。
PMOST1、T2、T3構(gòu)成電流鏡電路，在PMOST1、T2、T3的晶體管的尺寸比為1的情況下，與PMOST1中流過(guò)的電流I等倍的恒流流過(guò)PMOST2以及PMOST3。
PMOST4的源極與PMOST2的漏極連接，PMOST4的漏極與NMOST6的漏極連接。此外，PMOST4的柵極上被施加將電壓VDD由電阻R1和電阻R2分壓后的電壓、即電壓VDD×R2/(R1+R2)。另外，R1、R2是電阻R1和R2的電阻值，將該R1和R2的比例如設(shè)為5∶12時(shí)，VDD為1.7V的情況下，PMOST4的柵極電壓為1.2V。
PMOST5的源極與PMOST2的漏極連接，PMOST5的漏極與NMOST7的漏極連接。此外，對(duì)PMOST5的柵極施加由基準(zhǔn)電壓生成電路生成的基準(zhǔn)電壓VREF(例如1.2V)。
NMOST6和NMOST7是源極都接地、NMOST6是被二極管連接的電流鏡電路。從而，在NMOST6和NMOST7的晶體管尺寸比為1的情況下，與NMOST6的漏極電流等倍的電流作為NMOST7的漏極電流流過(guò)。
NMOST8的漏極與PMOST3的漏極連接，同時(shí)與檢測(cè)結(jié)果輸出端子連接。NMOST8的源極接地。此外，NMOST8的柵極與PMOST5的漏極連接。另外，假設(shè)NMOST8比PMOST3的晶體管的尺寸比大。
接著，說(shuō)明圖6所示的電壓檢測(cè)電路的動(dòng)作。
恒電流I時(shí)常流入構(gòu)成電流鏡電路的PMOST1、T2、T3的漏極。此外，由于PMOST4和PMOST5的源極共同被連接，因此流過(guò)PMOST4和PMOST5的電流的和為I。即，Ia+Ib＝I的關(guān)系成立。
在電壓VDD大于1.7V的情況下、即PMOST4的柵極電壓大于PMOST5的柵極電壓的情況下，PMOST4的源極-漏極間流過(guò)的電流Ia小于PMOST5的源極-漏極間流過(guò)的電流Ib。從而，對(duì)NMOST8的基極供給電流Ib-Ia，NMOST8導(dǎo)通。而且，由于檢測(cè)結(jié)果輸出端子的電壓降低，所以檢測(cè)結(jié)果輸出端子的輸出為‘L’。
另一方面，在電壓VDD小于1.7V的情況下、即PMOST4的柵極電壓小于PMOST5的柵極電壓的情況下，PMOST4的源極-漏極間流過(guò)的電流Ia大于PMOST5的源極-漏極間流過(guò)的電流Ib。另外，被電流鏡連接的NMOST6、T7也在漏極-源極間流過(guò)電流Ia。而且，由于電流Ia大于電流Ib，所以不對(duì)NMOST8的柵極供給電流，NMOST8截止。從而，從PMOST3對(duì)檢測(cè)結(jié)果輸出端子供給恒流I，檢測(cè)結(jié)果輸出端子的電壓升高，所以檢測(cè)結(jié)果輸出端子的輸出成為‘H’。
從而，電壓檢測(cè)電路102通過(guò)檢測(cè)結(jié)果輸出端子的輸出從‘L’變換為‘H’，可檢測(cè)電源電壓VDD低于2*VT(1.7V)的情況。
這樣，在現(xiàn)有的電壓檢測(cè)電路中，使用將電壓VDD分壓的分壓電阻或來(lái)自基準(zhǔn)電壓生成電路的基準(zhǔn)電壓VREF，檢測(cè)電壓VDD低于例如2*VT的情況。
專利文獻(xiàn)1(日本)特開2002-296306號(hào)公報(bào)在圖6所示的現(xiàn)有的電壓檢測(cè)電路102中，為了檢測(cè)電壓VDD的降低，除了MOSFET以外，還需要將電壓VDD分壓的電阻R1、R2，或通過(guò)設(shè)置在電壓檢測(cè)電路102的外部的基準(zhǔn)電壓生成電路得到的基準(zhǔn)電壓VREF。
此外，在進(jìn)行電壓檢測(cè)時(shí)，通過(guò)在分壓電阻R1、R2中流過(guò)電流來(lái)檢測(cè)比基準(zhǔn)電壓VREF大還是小，所以產(chǎn)生消耗功率增大的問(wèn)題。
進(jìn)而，在包含基準(zhǔn)電壓生成電路而集成在同一芯片上的情況下，產(chǎn)生芯片面積增大的問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種可以不使用電阻或基準(zhǔn)電壓而僅由晶體管的結(jié)構(gòu)檢測(cè)電壓的降低的電壓檢測(cè)電路。
為了解決上述課題的主要發(fā)明的特征在于包括恒流電路；通過(guò)所述恒流電路而動(dòng)作的電流鏡電路；在所述電流鏡電路的輸出和被檢測(cè)電壓之間設(shè)置的至少一個(gè)進(jìn)行了二極管連接的第一晶體管；以及輸出電路，在所述被檢測(cè)電壓大于等于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管導(dǎo)通來(lái)輸出一個(gè)邏輯電壓，而在所述被檢測(cè)電壓小于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管截止來(lái)輸出另一個(gè)邏輯電壓。
關(guān)于本發(fā)明的其它特征，通過(guò)附圖以及本說(shuō)明書的記載變得更加清楚。
根據(jù)本發(fā)明，可以不使用電阻和基準(zhǔn)電壓而檢測(cè)被檢測(cè)電壓的降低。


圖1是本發(fā)明的實(shí)施方式的電壓檢測(cè)電路的電路圖。
圖2是本發(fā)明的其它實(shí)施方式的電壓檢測(cè)電路的電路圖。
圖3是表示監(jiān)視電壓的下降的結(jié)構(gòu)的方框圖。
圖4是表示CMOS倒相電路的結(jié)構(gòu)的圖。
圖5是用于說(shuō)明電壓VDD＜2*VT時(shí)的CMOS倒相電路的動(dòng)作的圖。
圖6是表示現(xiàn)有的電壓檢測(cè)電路的結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
通過(guò)本說(shuō)明書以及附圖的記載，至少以下的事項(xiàng)變得清楚。
＝＝＝電壓檢測(cè)電路的結(jié)構(gòu)＝＝＝圖1是表示本發(fā)明的實(shí)施方式的電壓檢測(cè)電路的結(jié)構(gòu)的一例的電路圖。該圖所示的電壓檢測(cè)電路是檢測(cè)電壓VDD(“被檢測(cè)電壓”)小于1.7V的情況的電壓檢測(cè)電路，包括P溝道型MOSFET(以下為PMOS)M1、M2、M3、M8、M9、N溝道型MOSFET(以下為NMOS)M4、M5、M6、M7、以及恒流電路I。
另外，圖1所示的電壓檢測(cè)電路和電壓VDD為電源電壓的邏輯電路例如集成在同一芯片上。
此外，PMOSM1、M2、M3以及NMOSM4、M5的W(柵極寬)和L(柵極長(zhǎng))的晶體管尺寸比(W/L)相等，例如，設(shè)為W/L＝20/1。此外，NMOSM7的晶體管的尺寸比以及NMOSM10的尺寸比也例如設(shè)為W/L＝20/1。
另外，將PMOSM8的晶體管的尺寸比設(shè)為例如W/L＝20/2，將PMOSM9的晶體管的尺寸比設(shè)為比PMOSM8的尺寸比大的值，例如設(shè)為W/L＝100/2。此外，將NMOSM6的尺寸比設(shè)為例如10/1。
在PMOSM1、M2、M3的源極施加電壓VCC，PMOSM1、M2、M3的柵極互相連接。此外，被二極管連接的PMOSM1的漏極連接到恒流電路I。從而，PMOSM1、PMOSM2、M3構(gòu)成電流鏡電路，由于PMOSM1、M2、M3的晶體管的尺寸比相等，所以與PMOSM1中流過(guò)的電流I等倍的恒流流過(guò)PMOSM2以及PMOSM3。另外，電壓VCC是一定的電壓。
PMOSM2的漏極與NMOSM4的漏極連接，PMOSM3的漏極與檢測(cè)結(jié)果輸出端子連接。
NMOSM4、M5、M6的源極接地，NMOSM4、M5、M6的柵極互相連接，同時(shí)NMOSM4被二極管連接。從而，PMOSM4、M5、M6構(gòu)成電流鏡電路，PMOSM5(“一個(gè)輸出”)以及PMOSM6(“另一個(gè)輸出”)成為電流鏡電路的輸出。由于NMOSM4的漏極與PMOSM2的漏極連接，所以與PMOSM2中流過(guò)的電流I等倍的恒流流過(guò)NMOSM4。從而，NMOSM5、M6也流過(guò)恒流I。另外，NMOSM5的漏極與NMOSM7的源極連接，NMOSM6的漏極與NMOSM10的柵極連接。
在PMOSM8、M9的源極施加電壓VDD，被二極管連接的PMOSM8的柵極與PMOSM9(“第二晶體管”)的柵極連接。這樣，源極共同連接的MOSFET中，將一個(gè)柵極與漏極短路，同時(shí)與另一個(gè)柵極連接，與一個(gè)漏極中流過(guò)的電流對(duì)應(yīng)的電流流過(guò)另一個(gè)漏極的連接設(shè)為電流鏡連接。此外，雙極晶體管中，也同樣將發(fā)射極共同連接，一個(gè)基極與集電極短路，同時(shí)與另一個(gè)基極連接設(shè)為電流鏡連接。PMOSM9的漏極與NMOSM10的柵極以及PMOSM6的漏極連接。
此外，被二極管連接的NMOSM7的漏極與PMOSM8的漏極連接。
NMOSM10(“第三晶體管”)的源極接地，NMOSM10的漏極連接到檢測(cè)結(jié)果輸出端子。
這里，PMOSM9和NMOSM10構(gòu)成輸出電路。
此外，將PMOSM8和NMOSM7(“第一晶體管”)的閾值電壓分別設(shè)為0.8V，將作為電流鏡電路的輸出的NMOSM5動(dòng)作而流過(guò)電流所需的NMOSM5的源極-漏極間的最低電壓設(shè)為0.1V。
另外，在本實(shí)施方式中，將與PMOSM1電流鏡連接的PMOSM3設(shè)置在電壓VCC和檢測(cè)結(jié)果輸出端子之間，但也可以不設(shè)置PMOSM3而在檢測(cè)結(jié)果輸出端子經(jīng)由電阻施加電壓VCC。
＝＝＝電壓檢測(cè)電路的動(dòng)作＝＝＝接著說(shuō)明本發(fā)明的電壓檢測(cè)電路的動(dòng)作。
被電流鏡連接的PMOSM1、PMOSM2以及NMOSM4中通常流過(guò)由恒流電路I發(fā)生的電流I。
《電壓VDD＞1.7伏特的情況》由于電壓VDD比被串連連接的PMOSM8和NMOSM7的閾值和NMOSM5動(dòng)作的源極-漏極間的最低電壓的相加電壓高，所以PMOSM8和NMOSM7導(dǎo)通，NMOSM5中開始流過(guò)電流I。此外，通過(guò)PMOSM8導(dǎo)通，被電流鏡連接的PMOSM9也導(dǎo)通，PMOSM9中開始流過(guò)電流。
PMOSM9根據(jù)與NMOSM8的晶體管尺寸比(W/L)1∶5而流過(guò)比NMOSM8中流過(guò)的電流I大的電流5*I。另外，在一般相同的尺寸比的MOSFET中，PMOS的導(dǎo)通電阻比NMOS的導(dǎo)通電阻差(以下，設(shè)為PMOS的導(dǎo)通電阻比NMOS的導(dǎo)通電阻例如差2.5倍)。由于PMOSM9和NMOSM6的尺寸比為100/2∶10/1，所以PMOSM9和NMOSM6的導(dǎo)通電阻的比為2.5/50∶1/10＝1∶2。
從而，NMOSM10的柵極電壓為(2/3)*VDD，比電壓VDD/2(0.85伏特)高。NMOSM10通過(guò)柵極電壓比0.85伏特高而導(dǎo)通，設(shè)為漏極-源極間流過(guò)大于等于I的電流。假設(shè)在將NMOSM10中流過(guò)的電流設(shè)為I的情況下，NMOSM10和PMOSM3的晶體管的尺寸比也都是20/1，所以如前所述，NMOSM10的導(dǎo)通電阻比PMOSM3的導(dǎo)通電阻低。從而，從檢測(cè)結(jié)果輸出端子輸出‘L’的電壓。
《電壓VDD＜1.7伏特的情況》由于電壓VDD比被串連連接的PMOSM8和NMOSM7的閾值和NMOSM5動(dòng)作的源極-漏極間的最低電壓的相加電壓低，所以PMOSM8和NMOSM7截止。此外，與PMOSM8電流鏡連接的PMOSM9也截止。
作為電流鏡電路的輸出的NMOSM6流過(guò)電流I。另一方面，PMOSM9截止，由于PMOSM9的漏極-源極間的電阻值是與PMOSM6的漏極-源極間的電阻值相比充分大的值，所以NMOSM10的柵極電壓降低，NMOSM10截止。從而，通過(guò)PMOSM3中流過(guò)的電流I，檢測(cè)結(jié)果輸出端子的電壓升高，所以從檢測(cè)結(jié)果輸出端子輸出‘H’的電壓。
從而，通過(guò)檢測(cè)結(jié)果輸出端子的輸出從‘L’變化為‘H’，可以檢測(cè)出電源電壓VDD低于1.7V的情況。
而且，在檢測(cè)出電壓VDD低于1.7V的情況下，電壓檢測(cè)電路例如強(qiáng)制地停止以電壓VDD為電源電壓的邏輯電路的邏輯動(dòng)作。
另外，在圖1所示的電壓檢測(cè)電路中，也可以設(shè)為不設(shè)置NMOSM7，將PMOSM8的漏極連接到NMOSM5的漏極的結(jié)構(gòu)。在該情況下，成為檢測(cè)電壓VDD降低到0.9V(0.8V+0.1V)的情況的電路。
此外，在PMOSM8的漏極和NMOSM5的漏極之間串聯(lián)連接兩個(gè)與NMOSM7相同的NMOS的情況下，成為檢測(cè)電壓VDD降低到2.5V(0.8×3+0.1)的情況的電路。
這樣，通過(guò)使用電壓VDD和電流鏡電路的輸出NMOSM5之間連接的MOS晶體管的閾值電壓，可以不使用分壓電阻以及基準(zhǔn)電壓而檢測(cè)電壓VDD成為規(guī)定電壓(例如1.7V)的情況。
＝＝＝其它的實(shí)施方式＝＝＝圖2是表示本發(fā)明的其它實(shí)施方式的電壓檢測(cè)電路的結(jié)構(gòu)的一例的電路圖。另外，圖2所示的電壓檢測(cè)電路是使用雙極晶體管而不是MOSFET的一例。
該圖所示的電壓檢測(cè)電路是檢測(cè)電壓VDD小于1.5V的情況的電壓檢測(cè)電路，包括PNP型雙極晶體管(以下為PNP晶體管)B1、B2、B3、B4、B9、B11、NPN型雙極晶體管(以下為NPN晶體管)B5、B6、B7、B8、B10、B12、恒流電路I、以及電阻R。另外，圖2所示的電壓檢測(cè)電路與其電壓VDD為電源電壓的邏輯電路例如集成在同一芯片上。
另外，PNP晶體管B1、B2、B3、B4的晶體管的尺寸比設(shè)為相等。此外，NPN晶體管B5、B6的晶體管的尺寸比設(shè)為相等，B7、B8的晶體管的尺寸比設(shè)為相等。進(jìn)而，PNP晶體管B11的晶體管的尺寸比設(shè)為大于NPN晶體管9的晶體管的尺寸比(例如，NPN晶體管9和NPN晶體管11的尺寸比為1∶5)。
在PNP晶體管B1、B2、B3、B4的發(fā)射極施加電壓VCC，PNP晶體管B1、B2、B3、B4的基極互相連接。此外，被二極管連接的PNP晶體管B1的發(fā)射極連接到恒流電路I。從而，PNP晶體管B1、B2、B3、B4構(gòu)成電流鏡電路。此外，由于PNP晶體管B1、B2、B3、B4的晶體管尺寸比相等，所以與PNP晶體管B1中流過(guò)的電流I等倍的恒流流過(guò)PNP晶體管B2、B3、B4。另外，電壓VCC為一定的電壓。
PNP晶體管B2的集電極與NPN晶體管B7的集電極連接，PNP晶體管B3的集電極與NPN晶體管B5的集電極連接。此外，PNP晶體管B4的集電極與檢測(cè)結(jié)果輸出端子連接。
NPN晶體管B5、B6的發(fā)射極接地，被二極管連接的NPN晶體管B5的基極與NPN晶體管B6的基極連接。從而，NPN晶體管B5、B6被電流鏡連接。由于NPN晶體管B5的集電極與PNP晶體管B3的集電極連接，所以與PNP晶體管B3中流過(guò)的電流I等倍的恒流流過(guò)NPN晶體管B5。
此外，NPN晶體管B7、B8的發(fā)射極接地，被二極管連接的NPN晶體管B7的基極與NPN晶體管B8的基極連接。從而，NPN晶體管B5、B6被電流鏡連接。由于NPN晶體管B7的集電極與PNP晶體管B2的集電極連接，所以與PNP晶體管B2中流過(guò)的電流I等倍的恒流流過(guò)NPN晶體管B7。
在PNP晶體管B9、B11的發(fā)射極施加電壓VDD。此外，被二極管連接的PNP晶體管B9的基極與PNP晶體管B11的基極連接。從而，PNP晶體管8、M9被電流鏡連接。此外，PNP晶體管B9的集電極與NPN晶體管B10的集電極連接，PNP晶體管B11的集電極與NPN晶體管B8的集電極連接。
電阻R連接到PNP晶體管B9的發(fā)射極-基極之間。
NPN晶體管B10被二極管連接。此外，NPN晶體管B10的發(fā)射極與NPN晶體管B6的集電極連接。
NPN晶體管B12的基極與NPN晶體管B8的集電極連接，發(fā)射極接地。此外，NPN晶體管B12的發(fā)射極連接到檢測(cè)結(jié)果輸出端子。
另外，將NPN晶體管B9以及NPN晶體管B10的基極-發(fā)射極間電壓VBE設(shè)為0.7V，將成為電流鏡電路的輸出的NPN晶體管B6動(dòng)作而流過(guò)電流所需的NPN晶體管B6的發(fā)射極-集電極間的最低電壓設(shè)為0.1V。此外，電阻R的電阻值設(shè)為比(PNP晶體管B9的基極-發(fā)射極間電壓VBE)/電流I大的值。
接著，說(shuō)明本發(fā)明的其它實(shí)施方式的電壓檢測(cè)電路的動(dòng)作。
另外，構(gòu)成電流鏡電路的PNP晶體管B1、B2、B4以及NPN晶體管B5、B7中通常流過(guò)由恒流電路I發(fā)生的電流I。
《電壓VDD＞1.5V的情況》由于電壓VDD比被串聯(lián)連接的PNP晶體管B9和NPN晶體管B10的基極-發(fā)射極間電壓VBE和NPN晶體管B6動(dòng)作的發(fā)射極-集電極間的最低電壓的相加電壓(1.5V)高，所以PNP集電極B9和NPN晶體管B10導(dǎo)通，電流I開始流過(guò)NPN晶體管B6。此外，通過(guò)PNP晶體管B9導(dǎo)通，被電流鏡連接的PNP晶體管B11也導(dǎo)通，PNP晶體管B11中流過(guò)電流。
PNP晶體管B11根據(jù)與被電流鏡連接的PNP晶體管B9的晶體管尺寸比1∶5而流過(guò)比PNP晶體管B9中流過(guò)的電流I大的電流(5*I)。因此，NPN晶體管B12的基極電流為4*I，由此，集電極電位充分下降，NPN晶體管B12飽和。從而，從檢測(cè)結(jié)果輸出端子輸出‘L’的電壓。
《電壓VDD＜1.5V的情況》由于電壓VDD比被串聯(lián)連接的PNP晶體管B9和NPN晶體管B10的基極-發(fā)射極間電壓VBE和NPN晶體管B6動(dòng)作的發(fā)射極-集電極間的最低電壓的相加電壓(1.5V)低，所以PNP晶體管B9和NPN晶體管B10截止。此外，與PNP晶體管B9電流鏡連接的PNP晶體管B11也截止。
作為電流鏡電路的輸出的NPN晶體管B8流過(guò)電流I。但是，PNP晶體管B11截止，PNP晶體管B11的集電極-發(fā)射極間的電阻值成為與NPN晶體管B8的集電極-發(fā)射極間的電阻值相比充分大的值，所以對(duì)NPN晶體管B12的基極不供給電流，NPN晶體管B 12截止。從而，由于PNP晶體管B4中流過(guò)的電流I，檢測(cè)結(jié)果輸出端子的電壓升高，所以檢測(cè)結(jié)果輸出端子輸出‘H’的電壓。
另外，在電阻R通過(guò)在電壓VDD小于1.5V(例如1V)時(shí)流過(guò)比電流I小的電流i作為NPN晶體管B11的基極電流，從而在NPN晶體管B11的集電極中流i*hFE(hFE是NPN晶體管11的電流放大率)的集電極電流，防止大于PNP晶體管B8的集電極電流的情況。
從而，通過(guò)檢測(cè)結(jié)果輸出端子的輸出從‘L’變化為‘H’，可以檢測(cè)電源電壓VDD比1.5V低的情況。
以上，如用使用了MOSFET以及雙極晶體管的例子說(shuō)明了的那樣，本發(fā)明的電壓檢測(cè)電路不需要通過(guò)外部設(shè)置的基準(zhǔn)電壓生成電路得到的基準(zhǔn)電壓VREF，進(jìn)而，也不需要將被檢測(cè)電壓VDD分壓的分壓電阻R1、R2。由于不需要基準(zhǔn)電壓VREF，因此，與將基準(zhǔn)電壓生成電路集成到同一芯片上的情況的現(xiàn)有的電壓檢測(cè)電路相比，可以縮小芯片面積。進(jìn)而，由于不在分壓電阻R1、R2中流過(guò)電流，所以可以降低消耗功率。
此外，如圖1所示，如對(duì)電壓檢測(cè)電路使用MOSFET，則在電壓VDD大于等于2*VT的情況下，PMOSM9導(dǎo)通，由于其導(dǎo)通電阻比NMOSM6的導(dǎo)通電阻低，NMOSM10的柵極電壓大于等于VDD/2(0.85伏特)。從而，NMOSM10導(dǎo)通，從檢測(cè)結(jié)果輸出端子輸出‘L’的電壓。另一方面，在電壓VDD小于2*VT的情況下，通過(guò)PMOSM0截止，NMOSM10的柵極電壓降低而成為截止，從檢測(cè)結(jié)果輸出端子輸出‘H’的電壓。這樣，通過(guò)MOSFET的結(jié)構(gòu)可以簡(jiǎn)單地進(jìn)行電壓VDD低于2*VT的情況的檢測(cè)。進(jìn)而，如圖2所示，也可以對(duì)本發(fā)明的電壓檢測(cè)電路使用雙極晶體管。在該情況下，也與MOSFET的情況同樣，根據(jù)NPN晶體管B12的導(dǎo)通截止，可以檢測(cè)電壓VDD低于2*VBE的情況。
此外，通過(guò)在PMOSM8和NMOSM5之間串聯(lián)n個(gè)(n≥0)與NMOSM7同一結(jié)構(gòu)的NMOS，從而可以構(gòu)成(n+1)*VT檢測(cè)電路。進(jìn)而，在使用了雙極晶體管的情況下，通過(guò)在PNP晶體管B9和NPN晶體管B6之間串聯(lián)n個(gè)(n≥0)與NPN晶體管B10同一結(jié)構(gòu)的NPN晶體管，從而可以構(gòu)成(n+1)*VBE檢測(cè)電路。
本發(fā)明的電壓檢測(cè)電路可以合適地用于作為CMOS倒相電路的電源使用的電壓VDD的降低的檢測(cè)。而且，在檢測(cè)出電壓VDD小于2*VT(1.7V)的情況下，通過(guò)切斷CMOS倒相電路的輸出，可以防止從CMOS倒相電路輸出的電壓VOUT成為‘HI-Z’。
進(jìn)而，在將邏輯電路與電壓檢測(cè)電路集成在同一芯片上的情況下，可以使構(gòu)成邏輯電路的MOSFET的VT的溫度特性和電壓檢測(cè)電路的溫度特性相等。
以上，對(duì)于本實(shí)施方式，基于其實(shí)施方式具體地進(jìn)行了說(shuō)明，但并不限定于此，在不脫離其宗旨的范圍內(nèi)可以有各種變更。
權(quán)利要求
1.一種電壓檢測(cè)電路，其特征在于，包括恒流電路；通過(guò)所述恒流電路而動(dòng)作的電流鏡電路；在所述電流鏡電路的輸出和被檢測(cè)電壓之間設(shè)置的至少一個(gè)進(jìn)行了二極管連接的第一晶體管；以及輸出電路，在所述被檢測(cè)電壓大于等于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管導(dǎo)通來(lái)輸出一個(gè)邏輯電壓，而在所述被檢測(cè)電壓小于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管截止來(lái)輸出另一個(gè)邏輯電壓。
2.如權(quán)利要求1所述的電壓檢測(cè)電路，其特征在于，所述電流鏡電路具有兩個(gè)輸出，所述兩個(gè)輸出中的一個(gè)輸出與所述第一晶體管連接，所述輸出電路包括與一個(gè)所述第一晶體管進(jìn)行了電流鏡連接的第二晶體管；以及控制電極被連接到所述第二晶體管和所述電流鏡電路的另一個(gè)輸出的連接部的第三晶體管，根據(jù)所述第三晶體管的導(dǎo)通、截止，輸出所述一個(gè)邏輯電壓或所述另一個(gè)邏輯電壓。
3.如權(quán)利要求2所述的電壓檢測(cè)電路，其特征在于，所述第二晶體管導(dǎo)通時(shí)的所述第二晶體管的輸出電流比所述電流鏡電路的另一個(gè)輸出中流過(guò)的電流大。
4.如權(quán)利要求2或3所述的電壓檢測(cè)電路，其特征在于，與所述第二晶體管進(jìn)行電流鏡連接的所述第一晶體管是柵極-漏極間短路的P型MOSFET，在所述P型MOSFET以外設(shè)置的所述第一晶體管是柵極-漏極間短路的N型MOSFET，串聯(lián)連接在所述P型MOSFET和所述電流鏡電路的一個(gè)輸出之間。
全文摘要
本發(fā)明提供一種可以不使用電阻和基準(zhǔn)電壓而檢測(cè)電壓的降低的電壓檢測(cè)電路。該電路包括恒流電路；由所述恒流電路動(dòng)作的電流鏡電路；在所述電流鏡電路的輸出和被檢測(cè)電壓之間設(shè)置的至少一個(gè)被二極管連接的第一晶體管；以及輸出電路，在所述被檢測(cè)電壓大于等于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管導(dǎo)通來(lái)輸出一個(gè)邏輯電壓，在所述被檢測(cè)電壓小于規(guī)定電壓時(shí)，通過(guò)所述第一晶體管截止來(lái)輸出另一個(gè)邏輯電壓。
文檔編號(hào)G01R19/165GK1760681SQ200510107638
公開日2006年4月19日 申請(qǐng)日期2005年9月29日 優(yōu)先權(quán)日2004年10月14日
發(fā)明者福士嚴(yán), 岡田憲明 申請(qǐng)人:三洋電機(jī)株式會(huì)社