專利名稱：在集成電路內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延遲的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于在集成電路內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延
遲的方法，尤其是涉及一種用于在FlexRay總線的情況下在通信控制模 塊內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延遲的方法。
背景技術(shù)：
在FlexRay總線系統(tǒng)中，經(jīng)由多個(gè)分別具有信號(hào)邊沿的不對(duì)稱延遲 的組件來(lái)實(shí)現(xiàn)數(shù)據(jù)的傳輸。所述組件例如是有源星形、收發(fā)器、輸入和 輸出緩沖器。
組件的不對(duì)稱信號(hào)延遲在通過(guò)組件的信號(hào)上升沿的渡越延遲 (Durchlaufverz5gerung)和信號(hào)下降沿的渡越延遲之間區(qū)別。在此，可 以將不對(duì)稱延遲的原因劃分為系統(tǒng)分量和非系統(tǒng)分量。在預(yù)先確定的工 作點(diǎn)時(shí)、例如在某個(gè)溫度或某個(gè)供應(yīng)電壓時(shí)為組件在特定的公差界限之 內(nèi)固定地預(yù)先確定組件的不對(duì)稱延遲的系統(tǒng)原因。在數(shù)據(jù)傳輸中，由各 自的數(shù)據(jù)傳輸協(xié)議確定最大允許的不對(duì)稱信號(hào)延遲。數(shù)據(jù)傳輸協(xié)議例如 預(yù)先確定，對(duì)標(biāo)稱的比特持續(xù)時(shí)間n次采樣，并在預(yù)先確定的采樣計(jì)數(shù) 器讀數(shù)時(shí)，接收所采樣的值，用于進(jìn)一步的數(shù)據(jù)處理。數(shù)據(jù)處理例如由 串行數(shù)據(jù)流的解碼組成。在FlexRay總線的數(shù)據(jù)傳輸協(xié)議中，例如八次 采樣標(biāo)稱的比特持續(xù)時(shí)間，并且在采樣計(jì)數(shù)器讀數(shù)為5時(shí)接收所采樣的 邏輯值。在FlexRay數(shù)據(jù)傳輸協(xié)議中，在傳輸信道中對(duì)于無(wú)差錯(cuò)的解碼 允許最大37.5 nsec的不對(duì)稱延遲。如果最大允許的不對(duì)稱延遲被超過(guò)， 則錯(cuò)誤的比特值被采樣。例如通過(guò)循環(huán)冗余檢查(CRC)來(lái)識(shí)別有錯(cuò)誤 的比特值，并且要么丟棄所接收的數(shù)據(jù)，要么利用軟件中的附加耗費(fèi)再 次傳輸所接收的數(shù)據(jù)。
在設(shè)計(jì)總線系統(tǒng)時(shí)，必須在從發(fā)送組件出發(fā)朝向接收組件的作用鏈
中考慮所有引起不對(duì)稱性的組件。通常為此從數(shù)據(jù)頁(yè)和估計(jì)中獲取和累 加各個(gè)不對(duì)稱性份額。
在集成電路中不過(guò)不可能確定由集成信號(hào)路徑所引起的不對(duì)稱延 遲，因?yàn)樵跍y(cè)量點(diǎn)處不能分接測(cè)量信號(hào)。用于分接這樣的測(cè)量信號(hào)的附加的測(cè)試信號(hào)焊盤是一種不能證明合理的附加的技術(shù)耗費(fèi)。除此之外， 在大多數(shù)的情況下已經(jīng)占用了在集成電路外殼中所設(shè)置的信號(hào)焊盤
(Signal-Pad)。

發(fā)明內(nèi)容
因此本發(fā)明的任務(wù)是提供一種用于在集成電路內(nèi)確定信號(hào)路徑的 不對(duì)稱信號(hào)延遲的方法，其中，可以在不設(shè)置附加的信號(hào)焊盤的情況下 來(lái)確定不對(duì)稱信號(hào)延遲。
根據(jù)本發(fā)明通過(guò)具有在權(quán)利要求1中所說(shuō)明的特征的方法來(lái)解決該 任務(wù)。
本發(fā)明提供一種用于在集成電路內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延 遲和/或抖動(dòng)的方法，具有以下步驟
-借助集成復(fù)用器將由信號(hào)路徑所輸出的信號(hào)耦合輸出 (ausk叩peln),用于測(cè)量由集成信號(hào)路徑和集成復(fù)用器所構(gòu)成的測(cè)量 路徑的不對(duì)稱信號(hào)延遲；
-測(cè)量集成復(fù)用器的不對(duì)稱信號(hào)延遲；和
-計(jì)算在測(cè)量路徑的不對(duì)稱信號(hào)延遲和集成復(fù)用器的不對(duì)稱信號(hào)延 遲之間的差用于確定信號(hào)路徑的不對(duì)稱信號(hào)延遲。
在本發(fā)明方法的一種實(shí)施形式中，用于測(cè)量不對(duì)稱信號(hào)延遲的外部 測(cè)量設(shè)備，首先施加信號(hào)上升沿和隨后施加信號(hào)下降沿，其中，該外部 測(cè)試設(shè)備檢測(cè)信號(hào)上升沿的渡越時(shí)間(Durchlaufzeit)和信號(hào)下降沿的 渡越時(shí)間，其中，將不對(duì)稱信號(hào)延遲作為信號(hào)上升沿的渡越時(shí)間和信號(hào) 下降沿的渡越時(shí)間之差來(lái)計(jì)算。
在本發(fā)明方法的一種實(shí)施形式中,在用于測(cè)量測(cè)量路徑的信號(hào)延遲 的第 一測(cè)量運(yùn)行模式和用于測(cè)量復(fù)用器的信號(hào)延遲的第二測(cè)量運(yùn)行模 式之間切換復(fù)用器。
在本發(fā)明方法的一種實(shí)施形式中，復(fù)用器在正常運(yùn)行模式下接通由 集成的邏輯電路所輸出的輸出信號(hào)。
在本發(fā)明方法的一種實(shí)施形式中，由數(shù)據(jù)信號(hào)路徑構(gòu)成集成信號(hào)路 徑，該數(shù)據(jù)信號(hào)路徑在正常運(yùn)行模式下向邊沿觸發(fā)式集成觸發(fā)器輸出信 號(hào)。
在本發(fā)明方法的 一種實(shí)施形式中，由時(shí)鐘脈沖信號(hào)路徑構(gòu)成集成信
6號(hào)路徑，該時(shí)鐘脈沖信號(hào)路徑在正常運(yùn)行模式下向邊沿控制時(shí)集成觸發(fā) 器的時(shí)鐘脈沖信號(hào)輸入端輸出時(shí)鐘脈沖信號(hào)。
在本發(fā)明方法的 一種實(shí)施形式中,運(yùn)行模式控制單元在第 一測(cè)量運(yùn) 行模式、第二測(cè)量運(yùn)行模式和正常運(yùn)行模式之間切換復(fù)用器。
在本發(fā)明方法的一種實(shí)施形式中，由D觸發(fā)器構(gòu)成邊沿觸發(fā)式觸發(fā)
器，該D觸發(fā)器向集成電路的集成解碼器輸出邏輯輸出信號(hào)。
本發(fā)明還提供一種集成電路，該集成電路具有至少一個(gè)帶有可測(cè)量 的不對(duì)稱信號(hào)延遲的集成信號(hào)路徑，其中，在第一測(cè)量運(yùn)行模式下，借 助可控制的集成復(fù)用器可以將集成信號(hào)路徑的輸出信號(hào)耦合輸出，用于 測(cè)量包括集成信號(hào)路徑和集成復(fù)用器的測(cè)量路徑的不對(duì)稱信號(hào)延遲，其 中，在第二測(cè)量運(yùn)行^t式下，借助可控制的集成復(fù)用器可以將測(cè)量信號(hào) 耦合輸出，用于測(cè)量集成復(fù)用器的不對(duì)稱信號(hào)延遲。
在集成電路的一種優(yōu)選實(shí)施形式中，信號(hào)路徑對(duì)于接收數(shù)據(jù)信號(hào)具 有至少一個(gè)緩沖器電路。
在集成電路的一種優(yōu)選實(shí)施形式中，信號(hào)路徑在輸出側(cè)連接到邊沿 觸發(fā)式觸發(fā)器的數(shù)據(jù)輸入端上，其輸出端與集成電路的集成解碼器相連 接。
在集成電路的一種優(yōu)選實(shí)施形式中，由集成時(shí)鐘脈沖信號(hào)路徑構(gòu)成 信號(hào)路徑。
在集成電路的一種優(yōu)選實(shí)施形式中，時(shí)鐘脈沖信號(hào)路徑具有集成時(shí) 鐘脈沖發(fā)生器用于生成時(shí)鐘脈沖信號(hào)。
在集成電路的一種優(yōu)選實(shí)施形式中，時(shí)鐘脈沖信號(hào)發(fā)生器是PLL電路。
在集成電路的一種優(yōu)選實(shí)施形式中，集成復(fù)用器具有至少三個(gè)輸入 端， 一個(gè)輸出端和一個(gè)控制輸入端。
在集成電路的一種優(yōu)選實(shí)施形式中，復(fù)用器在笫一測(cè)量運(yùn)行沖莫式下 接通集成信號(hào)路徑的與復(fù)用器的第 一輸入端相連接的輸出端，在第二測(cè) 量運(yùn)行模式下接通施加到復(fù)用器的第二輸入端處的時(shí)鐘脈沖信號(hào)，和在 正常運(yùn)行模式下將集成邏輯電路的施加到復(fù)用器第三輸入端處的邏輯 輸出信號(hào)接通至集成電路的輸出信號(hào)焊盤。
在集成電路的一種優(yōu)選實(shí)施形式中，集成復(fù)用器的控制輸入端與集
7成運(yùn)行模式控制單元相連接。
在集成電路的一種優(yōu)選實(shí)施形式中，集成電路是用于FlexRay總線的通信控制器。


以下參照用于闡述本發(fā)明主要特征的附圖來(lái)說(shuō)明用于在集成電路
內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延遲的本發(fā)明方法的優(yōu)選實(shí)施形式。圖l展示了按照現(xiàn)有技術(shù)的常規(guī)集成電路的框圖；圖2展示了按照現(xiàn)有技術(shù)的常規(guī)通信模塊的框圖；圖3展示了根據(jù)本發(fā)明實(shí)施形式的用于在集成電路內(nèi)確定信號(hào)路徑
的不對(duì)稱信號(hào)延遲的測(cè)試裝置的框圖4展示了用于在集成電路內(nèi)確定信號(hào)路徑的不對(duì)稱信號(hào)延遲的本
發(fā)明方法的可能實(shí)施形式的流程圖5展示了作為本發(fā)明集成電路的實(shí)施例的通信模塊的框圖6展示了用于闡述根據(jù)本發(fā)明方法來(lái)確定不對(duì)稱信號(hào)延遲的測(cè)量
過(guò)程的信號(hào)圖7A, 7B展示了在本發(fā)明集成電路中所使用的復(fù)用器的可能的實(shí)施形式。
具體實(shí)施例方式
圖1展示了按照現(xiàn)有技術(shù)的集成電路，該集成電路具有任意的集成信號(hào)路徑(例如數(shù)據(jù)信號(hào)路徑或時(shí)鐘脈沖信號(hào)路徑)和集成邏輯電路。邏輯電路經(jīng)由至少 一個(gè)數(shù)據(jù)信號(hào)輸入端引線或數(shù)據(jù)信號(hào)輸入端焊盤(D-IN)來(lái)接收邏輯數(shù)據(jù)輸入信號(hào)，所述邏輯數(shù)據(jù)輸入信號(hào)由邏輯電路處理。邏輯電路經(jīng)由數(shù)據(jù)信號(hào)輸出端焊盤(D-OUT)輸出相應(yīng)的邏輯數(shù)據(jù)輸出信號(hào)。
圖2展示了按照現(xiàn)有技術(shù)的這種集成電路的實(shí)例。在圖2中所示出的常規(guī)的集成電路是例如用于FlexRay總線的通信控制才莫塊。在輸入信號(hào)引線或輸入信號(hào)焊盤RxD處接收數(shù)據(jù)信號(hào)，并經(jīng)由輸入信號(hào)數(shù)據(jù)緩沖器施加到采樣觸發(fā)器的數(shù)據(jù)輸入端D上，例如施加到D觸發(fā)器的數(shù)據(jù)輸入端上。邊沿觸發(fā)式采樣觸發(fā)器經(jīng)由時(shí)鐘脈沖信號(hào)輸入端從時(shí)鐘脈沖信號(hào)路徑中獲得時(shí)鐘脈沖信號(hào)，該時(shí)鐘脈沖信號(hào)路徑包含時(shí)鐘脈沖信號(hào)發(fā)生器，例如生成時(shí)鐘脈沖信號(hào)的PLL電路。所生成的時(shí)鐘脈沖信號(hào)
8CLK例如樹(shù)狀地經(jīng)由集成電路的時(shí)鐘脈沖信號(hào)線路來(lái)分配，并到達(dá)采樣觸發(fā)器的時(shí)鐘脈沖輸入端。采樣觸發(fā)器對(duì)所接收的數(shù)據(jù)信號(hào)采樣，并向下游的解碼器輸出所采樣的邏輯數(shù)據(jù)信號(hào)。尤其由于由PLL電路所生成的時(shí)鐘脈沖信號(hào)CLK的相位抖動(dòng)，以一定的不精確性來(lái)實(shí)現(xiàn)通過(guò)時(shí)鐘脈沖信號(hào)路徑對(duì)采樣觸發(fā)器的時(shí)鐘脈沖供應(yīng)。添加不對(duì)稱延遲，該不對(duì)
稱延遲由時(shí)鐘脈沖信號(hào)線路的樹(shù)狀分路或時(shí)鐘樹(shù)(Clock Tree)的樹(shù)狀分路所引起。該不對(duì)稱性導(dǎo)致偏離理想的時(shí)鐘脈沖信號(hào)CLK,即導(dǎo)致所謂的時(shí)鐘偏移(Clock Skew)。如果根據(jù)圖2的通信模塊是集成電路，則僅僅信號(hào)輸入端引線RxD可以從外面被訪問(wèn)。同樣通信模塊的時(shí)鐘脈沖供應(yīng)以及其它的引起不對(duì)稱性的部件被封裝。根據(jù)圖2的常規(guī)的集成通信控制模塊因此例如在輸入信號(hào)緩沖器之后為確定由輸入信號(hào)緩沖器所引起的不對(duì)稱信號(hào)延遲，不允許直接的測(cè)量訪問(wèn)。
圖3展示了本發(fā)明集成電路1的可能實(shí)施形式的框圖。集成電路1具有帶有可測(cè)量的不對(duì)稱信號(hào)延遲的集成信號(hào)路徑2。信號(hào)路徑2例如是數(shù)據(jù)信號(hào)路徑或時(shí)鐘脈沖信號(hào)路徑。集成電路1除了信號(hào)路徑2之夕卜，還包含邏輯電路3。邏輯電路3具有至少一個(gè)數(shù)據(jù)輸入端，該數(shù)據(jù)輸入端經(jīng)由內(nèi)部的數(shù)據(jù)線路4與集成電路1的數(shù)據(jù)輸入信號(hào)焊盤5相連接。由集成邏輯電路3處理施加在數(shù)據(jù)信號(hào)輸入端焊盤5處的數(shù)據(jù)信號(hào)。經(jīng)由內(nèi)部的數(shù)據(jù)線路6向集成復(fù)用器7的輸入端輸出由邏輯電路3所生成的輸出信號(hào)。在集成電路1的優(yōu)選實(shí)施形式中，集成復(fù)用器7具有三個(gè)信號(hào)輸入端、 一個(gè)控制輸入端以及一個(gè)輸出端，正如在圖3中可以看出的那樣，該輸出端經(jīng)由內(nèi)部的數(shù)據(jù)線路8與集成電路1的數(shù)據(jù)輸出信號(hào)焊盤9相連接。由集成電路1的集成運(yùn)行模式控制單元10生成用于控制復(fù)用器7的控制信號(hào)CTRL。
復(fù)用器7可以在它的三個(gè)信號(hào)輸入端之間切換。在集成電路1的第一測(cè)量運(yùn)行;f莫式MBI下，將信號(hào)路徑2的信號(hào)輸出端經(jīng)由內(nèi)部的線路11和復(fù)用器7的第 一信號(hào)輸入端接通到集成電路1的數(shù)據(jù)信號(hào)輸出端焊盤9上。在第二測(cè)量運(yùn)行^t式MBII下，將施加在數(shù)據(jù)信號(hào)輸入端5處的測(cè)量信號(hào)經(jīng)由內(nèi)部的數(shù)據(jù)線路12和復(fù)用器7的第二信號(hào)輸入端接通到集成電路l的數(shù)據(jù)信號(hào)輸出端焊盤9上。在集成電路l的正常運(yùn)行模式NB下，將由邏輯電路3所輸出的邏輯輸出信號(hào)經(jīng)由復(fù)用器7的笫三輸入端接通到集成電路1的數(shù)據(jù)信號(hào)輸出端焊盤9上。
圖4展示了用于示出本發(fā)明方法的可能實(shí)施形式的流程圖，該方法
用于確定集成電路1的在圖3中所示出的內(nèi)部信號(hào)路徑2的不對(duì)稱信號(hào) 延遲。在第一步驟S1中，控制單元10通過(guò)控制復(fù)用器7將集成信號(hào)路 徑2的輸出端接通到數(shù)據(jù)信號(hào)輸出端焊盤9上，即借助集成復(fù)用器7將 由信號(hào)路徑2所輸出的信號(hào)耦合輸出用于測(cè)量測(cè)量路徑的不對(duì)稱信號(hào)延 遲。在此，測(cè)量路徑由集成信號(hào)路徑2、內(nèi)部的線路ll、復(fù)用器7和內(nèi) 部的線路8所構(gòu)成。測(cè)量路徑既包含集成信號(hào)路徑2，也包含集成復(fù)用 器7。信號(hào)路徑2例如是數(shù)據(jù)信號(hào)路徑，或內(nèi)部時(shí)鐘脈沖信號(hào)路徑。如 果信號(hào)路徑是數(shù)據(jù)信號(hào)路徑，則外部的測(cè)試設(shè)備13則例如首先將信號(hào) 上升沿和隨后將信號(hào)下降沿施加到集成電路1的集成數(shù)據(jù)信號(hào)路徑2的 輸入端上。外部的測(cè)試設(shè)備13既針對(duì)測(cè)量信號(hào)的信號(hào)上升沿也針對(duì)信 號(hào)下降沿來(lái)測(cè)量由測(cè)量路徑、即由信號(hào)路徑2和復(fù)用器7所引起的信號(hào) 延遲。由測(cè)試設(shè)備3將包括集成信號(hào)路徑2和集成復(fù)用器7的測(cè)量路徑 的不對(duì)稱信號(hào)延遲作為在信號(hào)上升沿的所測(cè)量的渡越時(shí)間和信號(hào)下降 沿的所溯，J量的渡越時(shí)間之間的差來(lái)確定或計(jì)算。
如果在集成電路l的替代實(shí)施形式中，信號(hào)路徑2是內(nèi)部的時(shí)鐘脈 沖信號(hào)路徑，則由外部的測(cè)試設(shè)備13不施加測(cè)量信號(hào)到信號(hào)路徑2，因 為信號(hào)路徑2本身生成時(shí)鐘脈沖信號(hào)CLK。在兩種情況下，由復(fù)用器7 首先經(jīng)由數(shù)據(jù)信號(hào)輸出端焊盤9向確定測(cè)量路徑的不對(duì)稱信號(hào)延遲的外 部測(cè)試設(shè)備13耦合輸出由信號(hào)路徑2、即由數(shù)據(jù)信號(hào)路徑或時(shí)鐘脈沖信 號(hào)路徑所輸出的信號(hào)用于測(cè)量測(cè)量路徑的不對(duì)稱信號(hào)延遲。
復(fù)用器7作為集成組件本身具有不對(duì)稱信號(hào)延遲。由于不知道復(fù)用 器的不對(duì)稱性是否部分地補(bǔ)償或者放大信號(hào)路徑2的不對(duì)稱性，在本發(fā) 明方法中在另一步驟S2中，測(cè)量復(fù)用器7的不對(duì)稱信號(hào)延遲。控制單 元10為此通過(guò)相應(yīng)地控制復(fù)用器7將施加在數(shù)據(jù)信號(hào)輸入端焊盤5處 的測(cè)量信號(hào)接通到數(shù)據(jù)信號(hào)輸出端焊盤9上用于通過(guò)測(cè)試設(shè)備13分析。
在另一步驟S3中，測(cè)試設(shè)備13計(jì)算在測(cè)量路徑的不對(duì)稱信號(hào)延遲 和集成復(fù)用器7的不對(duì)稱信號(hào)延遲之間的差。所計(jì)算的差對(duì)應(yīng)于集成信 號(hào)路徑2的不對(duì)稱的信號(hào)延遲。
為了在第二測(cè)量過(guò)程中可以從包括信號(hào)路徑2和復(fù)用器7的測(cè)量路
10徑的在第 一 測(cè)量過(guò)程中所確定的不對(duì)稱性中減去復(fù)用器7的所確定的不 對(duì)稱性，針對(duì)兩個(gè)測(cè)量過(guò)程，復(fù)用器7的不對(duì)稱性有必要是相同大的。 為了達(dá)到這點(diǎn)，在本發(fā)明集成電路的優(yōu)選實(shí)施形式中，在電路和布局方 面對(duì)稱地確定復(fù)用器7尺寸。優(yōu)選地在復(fù)用器7的關(guān)于芯片布局的一黃向 擴(kuò)展方面盡可能小地設(shè)計(jì)復(fù)用器7,使得復(fù)用器7在其不對(duì)稱信號(hào)延遲 時(shí)間方面對(duì)于兩個(gè)過(guò)程幾乎相同地來(lái)表現(xiàn)。
圖7A, 7B展示了復(fù)用器7的可能的實(shí)施形式。經(jīng)由控制輸出端SO 或Sl將路徑從輸入端X0、 XI、 X2和X3接通到輸出端Y。在圖7A中 所示出的實(shí)施形式中，復(fù)用器包含NMOS晶體管。在圖7B中所示出的 實(shí)施形式中，是復(fù)用器7的CMOS實(shí)現(xiàn)。
圖5展示了根據(jù)本發(fā)明的集成電路1的實(shí)施例。在圖5中所示出的 實(shí)施例中，由通信模塊或由用于FlexRay總線的通信控制器構(gòu)成集成電 路l。根據(jù)圖5的通信控制模塊1除了集成邏輯電路3之外，還具有兩 個(gè)集成信號(hào)路徑2A、 2B,其中，由集成數(shù)據(jù)信號(hào)路徑構(gòu)成第一集成信 號(hào)路徑2A,由內(nèi)部時(shí)鐘脈沖信號(hào)路徑構(gòu)成第二集成信號(hào)路徑2B。兩個(gè) 集成信號(hào)路徑2A， 2B中的每一個(gè)均具有在根據(jù)圖5的本發(fā)明集成電路 1中可測(cè)量的不對(duì)稱信號(hào)延遲或時(shí)鐘脈沖抖動(dòng)。在此，分別借助由集成 控制單元10所控制的所屬的可控制的集成復(fù)用器7A、7B可以將相應(yīng)的 集成信號(hào)路徑2A、 2B的輸出信號(hào)耦合輸出，用于在第一測(cè)量運(yùn)行沖莫式 MBI下測(cè)量由相應(yīng)的集成信號(hào)路徑2A、 2B和相應(yīng)的集成復(fù)用器7A、 7B 所構(gòu)成的測(cè)量路徑的不對(duì)稱信號(hào)延遲。圖5中所示出的通信控制沖莫塊1 具有數(shù)據(jù)信號(hào)路徑2A,該數(shù)據(jù)信號(hào)路徑2A經(jīng)由接收信號(hào)焊盤14獲得 要處理的邏輯數(shù)據(jù)信號(hào)。數(shù)據(jù)信號(hào)路徑2A包含至少一個(gè)串聯(lián)的緩沖器 15，其在輸出側(cè)與邊沿觸發(fā)式采樣觸發(fā)器16的數(shù)據(jù)輸入端D相連接。 邊沿觸發(fā)式觸發(fā)器16具有與集成電路1的時(shí)鐘脈沖信號(hào)路徑2B相連接 的時(shí)鐘脈沖信號(hào)輸入端。例如由D觸發(fā)器構(gòu)成邊沿觸發(fā)式觸發(fā)器16, 該D觸發(fā)器的信號(hào)輸出端配備集成解碼器17,用于對(duì)施加在數(shù)據(jù)信號(hào) 輸入端焊盤14處的數(shù)據(jù)比特流進(jìn)行解碼。通過(guò)時(shí)鐘脈沖信號(hào)路徑2B實(shí) 現(xiàn)采樣觸發(fā)器16的時(shí)鐘脈沖供應(yīng)，所述時(shí)鐘脈沖信號(hào)路徑2B包含集成 時(shí)鐘脈沖發(fā)生器18，例如PLL電路。在集成電路1內(nèi)，經(jīng)由時(shí)鐘脈沖 信號(hào)線路樹(shù)19的時(shí)鐘脈沖線路來(lái)分配由PLL電路18所生成的時(shí)鐘脈沖信號(hào)，并施加到采樣觸發(fā)器16的時(shí)鐘脈沖信號(hào)輸入端上。
為了確定圖5中所示出的通信控制模塊1的不對(duì)稱分量，不僅確定 信號(hào)路徑2A的不對(duì)稱信號(hào)延遲，而且確定信號(hào)路徑2B的不對(duì)稱信號(hào)延 遲。可以同時(shí)或順序地由外部的測(cè)試設(shè)備13實(shí)現(xiàn)兩個(gè)不對(duì)稱信號(hào)延遲 的確定。
通過(guò)在分接節(jié)點(diǎn)20處耦合輸出所施加的測(cè)量信號(hào)和通過(guò)接下來(lái)測(cè) 量集成復(fù)用器7A的不對(duì)稱信號(hào)延遲，外部的測(cè)試設(shè)備13首先測(cè)量信號(hào) 路徑2A的不對(duì)稱信號(hào)延遲，其方式是將測(cè)量信號(hào)施加到數(shù)據(jù)信號(hào)輸入 端焊盤5A上和經(jīng)由數(shù)據(jù)信號(hào)輸出端焊盤9A來(lái)讀出。于是通過(guò)計(jì)算在包 括集成數(shù)據(jù)信號(hào)路徑2A和集成復(fù)用器7A的測(cè)量路徑的所測(cè)量的不對(duì) 稱信號(hào)延遲和集成復(fù)用器7A本身的所測(cè)量的不對(duì)稱信號(hào)延遲之間的差 來(lái)確定信號(hào)路徑2A的不對(duì)稱信號(hào)延遲。
以相同的方式，隨后或并行地確定時(shí)鐘脈沖信號(hào)路徑2B的信號(hào)延 遲，其方式是在分接節(jié)點(diǎn)21處在采樣觸發(fā)器16的時(shí)鐘脈沖輸入端之前， 經(jīng)由復(fù)用器7B向集成電路1的數(shù)據(jù)信號(hào)輸出端焊盤9B耦合輸出由時(shí)鐘 脈沖信號(hào)路徑2B所生成和分配的時(shí)鐘脈沖信號(hào)CLK。隨后再次實(shí)現(xiàn)集 成復(fù)用器7B的不對(duì)稱信號(hào)延遲的測(cè)量，其方式是將測(cè)量信號(hào)施加在數(shù) 據(jù)信號(hào)輸入端焊盤5B處和在數(shù)據(jù)信號(hào)輸出端焊盤9B處讀出。
圖6表明了不對(duì)稱信號(hào)延遲的測(cè)量，用于測(cè)量測(cè)量信號(hào)的信號(hào)下降 沿和信號(hào)上升沿的渡越時(shí)間之差。
圖5中所示出的通信;漢塊的不對(duì)稱延遲主要由兩個(gè)系統(tǒng)分量組成。 由從輸入信號(hào)引線RxD直至采樣觸發(fā)器16的數(shù)據(jù)輸入端的不對(duì)稱延遲 構(gòu)成第一系統(tǒng)分量。
第二系統(tǒng)分量具有在采樣觸發(fā)器16的時(shí)鐘脈沖信號(hào)輸入端處的時(shí) 鐘脈沖信號(hào)抖動(dòng)，即在周期持續(xù)時(shí)間方面與理想時(shí)鐘脈沖的偏離。時(shí)鐘 脈沖信號(hào)抖動(dòng)由時(shí)鐘脈沖源(即時(shí)鐘脈沖發(fā)生器18、例如石英或PLL 電路)抖動(dòng)以及時(shí)鐘脈沖信號(hào)樹(shù)的不對(duì)稱延遲組成。由級(jí)聯(lián)的樹(shù)狀緩沖 器電路構(gòu)成時(shí)鐘脈沖信號(hào)樹(shù)，該緩沖器電路考慮時(shí)鐘脈沖發(fā)生器18的 有限的驅(qū)動(dòng)能力并確保集成電路l內(nèi)的所有觸發(fā)器的平衡的時(shí)鐘脈沖供 應(yīng)。
在本發(fā)明的集成電路l中，借助復(fù)用器7A、 7B經(jīng)由本來(lái)存在的數(shù)字輸入和輸出信號(hào)引線5A、 5B、 9A、 9B能夠?qū)崿F(xiàn)不對(duì)稱信號(hào)延遲的系 統(tǒng)分量的測(cè)量，其中，在附加的測(cè)量步驟S2中，確定由復(fù)用器7A、 7B 自身引起的不對(duì)稱分量，并隨后在步驟S3中計(jì)算出所述不對(duì)稱分量。 本發(fā)明的集成電路1和本發(fā)明方法允許在不采用附加的焊盤的情況下確 定在根據(jù)圖5的通信控制模塊1中的不對(duì)稱延遲。
優(yōu)選地施加具有規(guī)定的比特持續(xù)時(shí)間的信號(hào)用于測(cè)量不對(duì)稱性，并 測(cè)量合成的比特持續(xù)時(shí)間。在所施加的比特持續(xù)時(shí)間和所測(cè)量的比特持 續(xù)時(shí)間之間的差對(duì)應(yīng)于不對(duì)稱信號(hào)延遲。替代地可以測(cè)量信號(hào)上升沿和 信號(hào)下降沿的渡越延遲，并通過(guò)差形成來(lái)確定不對(duì)稱延遲。
本發(fā)明的集成電路l中可以是任意的集成電路1,例如專用集成電 路ASIC,或是可編程集成邏輯電路FPGA。本發(fā)明的集成電路l允許用 很微小的附加電路技術(shù)耗費(fèi)、即通過(guò)為每個(gè)信號(hào)路徑設(shè)置附加的復(fù)用器 來(lái)確定相應(yīng)信號(hào)路徑的不對(duì)稱信號(hào)延遲。
既在開(kāi)發(fā)集成芯片1時(shí)的設(shè)計(jì)階段中、也在用于質(zhì)量保障的制造集 成芯片1時(shí)、而也在集成芯片1的持續(xù)運(yùn)行中可以執(zhí)行用于確定信號(hào)路 徑的不對(duì)稱信號(hào)延遲的本發(fā)明方法。
1權(quán)利要求
1.用于在集成電路(1)內(nèi)確定信號(hào)路徑(2)的不對(duì)稱信號(hào)延遲的方法，具有以下的步驟(a)借助集成復(fù)用器(7)將由信號(hào)路徑(2)所輸出的信號(hào)耦合輸出(S 1)，用于測(cè)量由集成信號(hào)路徑(2)和由集成復(fù)用器(7)所構(gòu)成的測(cè)量路徑的不對(duì)稱信號(hào)延遲；(b)測(cè)量(S2)集成復(fù)用器(7)的不對(duì)稱信號(hào)延遲；和(c)計(jì)算(S3)在測(cè)量路徑的不對(duì)稱信號(hào)延遲和集成復(fù)用器(7)的不對(duì)稱信號(hào)延遲之間的差，用于確定信號(hào)路徑(2)的不對(duì)稱信號(hào)延遲。
2. 按照權(quán)利要求1的方法，其中，外部的測(cè)試設(shè)備(13)為了測(cè)量不對(duì)稱信號(hào)延遲首先施加信 號(hào)上升沿和隨后施加信號(hào)下降沿，其中，所述外部的測(cè)試設(shè)備(13 )檢測(cè)信號(hào)上升沿的渡越時(shí)間和信 號(hào)下降沿的渡越時(shí)間，并作為在信號(hào)上升沿的渡越時(shí)間和信號(hào)下降沿的 渡越時(shí)間之間的差來(lái)計(jì)算不對(duì)稱信號(hào)延遲。
3. 按照權(quán)利要求1的方法，其中，集成復(fù)用器(7)可以在用于測(cè)量測(cè)量路徑的信號(hào)延遲的第 一測(cè)量運(yùn)行模式(MBI)和用于測(cè)量復(fù)用器(7)的信號(hào)延遲的第二測(cè)量 運(yùn)行模式(MBII)之間切換。
4. 按照權(quán)利要求3的方法，其中，集成復(fù)用器(7)在正常運(yùn)行模式(NB)下接通由集成邏輯 電路(3)所生成的邏輯輸出信號(hào)。
5. 按照權(quán)利要求4的方法，其中，信號(hào)路徑(2)由數(shù)據(jù)信號(hào)路徑(2A)構(gòu)成，所述數(shù)據(jù)信號(hào) 路徑(2A)在正常運(yùn)行模式(NB)下向集成邊沿觸發(fā)式觸發(fā)器(16) 輸出信號(hào)。
6. 按照權(quán)利要求4的方法，其中，信號(hào)路徑(2)由時(shí)鐘脈沖信號(hào)路徑(2B)構(gòu)成，所述時(shí)鐘 脈沖信號(hào)路徑(2B)在正常運(yùn)行模式(NB)下向集成邊沿觸發(fā)式觸發(fā) 器(16)的時(shí)鐘脈沖輸入端輸出時(shí)鐘脈沖信號(hào)。
7. 按照權(quán)利要求3或4的方法，其中，運(yùn)行模式控制單元(10)將復(fù)用器(7)在第一測(cè)量運(yùn)行模 式(MBI)、第二測(cè)量運(yùn)行才莫式(MBII)和正常運(yùn)行模式(NB)之間切 換。
8. 按照權(quán)利要求6的方法，其中，邊沿觸發(fā)式觸發(fā)器(16)由D觸發(fā)器構(gòu)成，所述D觸發(fā)器 向集成電路(1)的集成解碼器(17)輸出邏輯輸出信號(hào)。
9. 具有至少一個(gè)帶有可測(cè)量的不對(duì)稱信號(hào)延遲的集成信號(hào)路徑2的 裝置，其中，在第一測(cè)量運(yùn)行模式(MBI)下，借助可控制的集成復(fù)用器 (7)可以將集成信號(hào)路徑(2)的輸出信號(hào)耦合輸出，用于測(cè)量包括集 成信號(hào)路徑(2)和集成復(fù)用器(7)的測(cè)量路徑的不對(duì)稱信號(hào)延遲，其中，在第二測(cè)量運(yùn)行模式(MBII)下，借助可控制的集成復(fù)用器 (7)可以將測(cè)量信號(hào)耦合輸出，用于測(cè)量集成復(fù)用器(7)的不對(duì)稱信 號(hào)延遲。
10. 按照權(quán)利要求9的裝置，其中，信號(hào)路徑(2 )具有接收數(shù)據(jù)信號(hào)的至少一個(gè)緩沖器電路(15 )。
11. 按照權(quán)利要求10的裝置，其中，信號(hào)路徑(2)在輸出側(cè)連接到邊沿觸發(fā)式觸發(fā)器(16)的 數(shù)據(jù)輸入端，該邊沿觸發(fā)式觸發(fā)器(16)的輸出端與集成解碼器(17) 相連接。
12. 按照權(quán)利要求9的裝置，其中，信號(hào)路徑(2)由集成時(shí)鐘脈沖信號(hào)路徑(2B)構(gòu)成。
13. 按照權(quán)利要求12的裝置，其中，時(shí)鐘脈沖信號(hào)路徑具有用于生成時(shí)鐘脈沖信號(hào)的集成時(shí)鐘脈 沖發(fā)生器。
14. 按照權(quán)利要求13的裝置，其中，時(shí)鐘脈沖信號(hào)發(fā)生器(18)是PLL電路。
15. 按照權(quán)利要求9的裝置，其中，集成復(fù)用器(7)具有至少三個(gè)輸入端、 一個(gè)輸出端和一個(gè) 控制輸入端。
16. 按照權(quán)利要求15的裝置，其中，復(fù)用器(7)在第一測(cè)量運(yùn)行模式(MBI)下接通集成信號(hào)路 徑(2)的與復(fù)用器(7)的第一輸入端相連接的輸出端，在第二測(cè)量運(yùn)行模式(MBII)下接通施加在復(fù)用器(7)的第二輸 入端處的測(cè)量信號(hào)，和在正常運(yùn)行模式(NB )下將集成邏輯電路(3 )的施加到復(fù)用器(7 ) 的第三輸入端的邏輯輸出信號(hào)接通到所述裝置(1 )的輸出信號(hào)焊盤(5 )。
17. 按照權(quán)利要求15的裝置，其中，集成復(fù)用器(7)的控制輸入端與集成運(yùn)行模式控制單元(10) 相連接。
18. 按照權(quán)利要求9的裝置，其中，所述裝置(1)是用于FlexRay總線的通信控制器。
全文摘要
本發(fā)明涉及一種裝置，該裝置具有至少一個(gè)帶有可測(cè)量的不對(duì)稱信號(hào)延遲和/或抖動(dòng)的集成信號(hào)路徑(2)，其中，在第一測(cè)量運(yùn)行模式(MBI)下，借助可控制的集成復(fù)用器(7)可以對(duì)集成信號(hào)路徑(2)的輸出信號(hào)進(jìn)行耦合輸出，用于測(cè)量包括集成信號(hào)路徑(2)和集成復(fù)用器(7)的測(cè)量路徑的不對(duì)稱信號(hào)延遲，其中，在第二測(cè)量運(yùn)行模式(MBII)下，借助可控制的集成復(fù)用器(7)可以對(duì)測(cè)量信號(hào)進(jìn)行耦合輸出用于測(cè)量集成復(fù)用器(7)的不對(duì)稱的信號(hào)延遲。
文檔編號(hào)G01R31/30GK101636662SQ200880007434
公開(kāi)日2010年1月27日 申請(qǐng)日期2008年2月29日 優(yōu)先權(quán)日2007年3月6日
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