專(zhuān)利名稱(chēng)：在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體芯片測(cè)試方法，具體涉及一種對(duì)時(shí)鐘異步芯片的測(cè)試方法。
背景技術(shù)：
一般的，在時(shí)鐘異步芯片的可測(cè)性設(shè)計(jì)DFT(Design ForTestability)設(shè)計(jì)中，會(huì) 把時(shí)鐘異步芯片的應(yīng)答設(shè)計(jì)成為一個(gè)電平信號(hào)，但是在某些特殊情況下，這種功能沒(méi)有辦 法實(shí)現(xiàn)，或者不能實(shí)現(xiàn)，只能通過(guò)在測(cè)試算法上面進(jìn)行解決。測(cè)試設(shè)備在對(duì)晶圓上多個(gè)芯片進(jìn)行同時(shí)測(cè)試時(shí)，只能產(chǎn)生相同的激勵(lì)信號(hào)和相同 的比較信號(hào)發(fā)送給所有的被測(cè)芯片。而對(duì)于時(shí)鐘異步芯片，在同時(shí)接收到相同激勵(lì)信號(hào)之 后，每個(gè)被測(cè)芯片的應(yīng)答時(shí)間也會(huì)有所不同，而測(cè)試設(shè)備發(fā)送的比較信號(hào)只能同時(shí)發(fā)送，所 以會(huì)導(dǎo)致無(wú)法實(shí)現(xiàn)同時(shí)對(duì)多個(gè)芯片的合格/故障進(jìn)行判斷。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種在晶圓上實(shí)現(xiàn)時(shí)鐘異步芯片多芯片并行 測(cè)試的方法，其可以最大限度的實(shí)現(xiàn)對(duì)晶圓上異步通訊芯片的多個(gè)芯片同時(shí)進(jìn)行測(cè)試。為了解決以上技術(shù)問(wèn)題，本發(fā)明提供了一種在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯 片并行測(cè)試的方法；包括以下步驟步驟一，通過(guò)過(guò)程控制，由自動(dòng)測(cè)試設(shè)備的算法圖形產(chǎn)生器或順序向量生成器產(chǎn) 生同步的信號(hào)，加載在所有的被測(cè)芯片上；步驟二，在抓取使能的控制下，通過(guò)矩陣的功能，把輸出端引導(dǎo)到數(shù)字抓取模塊， 數(shù)字抓取模塊具有高頻的采樣時(shí)鐘，按照采樣時(shí)鐘的頻率=NX激勵(lì)時(shí)鐘頻率的方式進(jìn)行 信號(hào)采樣，N為大于等于3的正整數(shù)；步驟三，采樣后的數(shù)據(jù)在地址失效存儲(chǔ)器中存放，一個(gè)被測(cè)芯片的應(yīng)答信號(hào)占據(jù) 地址失效存儲(chǔ)器中的一行位置，依次類(lèi)推，N個(gè)被測(cè)對(duì)象將占據(jù)N行地址失效存儲(chǔ)器空間；步驟四，對(duì)每一行地址失效存儲(chǔ)器的數(shù)據(jù)進(jìn)行分析。本發(fā)明的有益效果在于可以明顯縮短晶圓的測(cè)試時(shí)間。例如采用一般的測(cè)試儀 只能對(duì)單個(gè)芯片進(jìn)行測(cè)試。而采用該法測(cè)試之后，測(cè)試效率達(dá)到了可以不受異步因素的限 制，這也意味著極大地縮短了測(cè)試時(shí)間。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。圖1是本發(fā)明實(shí)施例所述方法的硬件控制示意圖；圖2是本發(fā)明實(shí)施例所述方法的數(shù)據(jù)樣本采樣算法示意圖；圖3是本發(fā)明實(shí)施例所述對(duì)每一行地址失效存儲(chǔ)器AFM的數(shù)據(jù)進(jìn)行分析方法的測(cè) 試流程示意圖。
具體實(shí)施例方式本發(fā)明提供的是一種晶圓上時(shí)鐘異步芯片實(shí)現(xiàn)大規(guī)模并行測(cè)試的一種算法。它可 以最大限度的實(shí)現(xiàn)對(duì)晶圓上異步通訊芯片的多個(gè)芯片如(64/U8/256/512個(gè))同時(shí)進(jìn)行測(cè)試ο通過(guò)過(guò)程控制，由自動(dòng)測(cè)試設(shè)備(ATE)的算法圖形產(chǎn)生器(ALPG)/順序向量生成 器(SQPG)產(chǎn)生同步的信號(hào)，加載在所有的被測(cè)芯片上，同時(shí)所有對(duì)象的輸出端不直接通過(guò) 自動(dòng)測(cè)試設(shè)備(ATE)的通道(Channel)的輸出端進(jìn)行通過(guò)I^ass和失敗i^il比較，而是在 抓取使能(CaptureEnable)的控制下，通過(guò)矩陣(matrix)的功能，把輸出端引導(dǎo)到數(shù)字抓 取 DCAP (Digital Capture)模塊。數(shù)字抓取(DCAP)模塊具有高頻的采樣時(shí)鐘，按照采樣時(shí)鐘的頻率=NX激勵(lì)時(shí)鐘 頻率的方式進(jìn)行信號(hào)采樣，N為大于等于3的正整數(shù)；采樣后的數(shù)據(jù)在地址失效存儲(chǔ)器AFM(Address Fail Memory)中按照?qǐng)D2所示的 特征方式進(jìn)行存放，滿(mǎn)足一個(gè)被測(cè)芯片的應(yīng)答信號(hào)占據(jù)地址失效存儲(chǔ)器(AFM)中的一行位 置，這樣第二個(gè)被測(cè)對(duì)象將占據(jù)地址失效存儲(chǔ)器AFM第二行的位置，依次類(lèi)推，N個(gè)被測(cè)對(duì) 象將占據(jù)N行地址失效存儲(chǔ)器AFM空間。然后，對(duì)每一行地址失效存儲(chǔ)器AFM的數(shù)據(jù)進(jìn)行分析先對(duì)第一個(gè)采樣點(diǎn)的值進(jìn)行判斷，因?yàn)檫@類(lèi)產(chǎn)品在等待應(yīng)答時(shí)的值為1，當(dāng)為0時(shí) 意味著真正的應(yīng)答來(lái)到。一般情況下，為了保證應(yīng)答值能夠被采集到，都會(huì)提前采樣，這樣 采樣的第一個(gè)點(diǎn)為1。因?yàn)椴蓸宇l率為N倍激勵(lì)時(shí)鐘頻率，所以依次加N，直到找到第一個(gè)0電平，作為該 應(yīng)答的第一個(gè)bit位，之后每隔N個(gè)bit位，取一次值依次賦給其它的bit位，直到當(dāng)前被測(cè) 芯片的所有數(shù)據(jù)處理完畢后，之后將該處理所得數(shù)據(jù)與期待值進(jìn)行比較，判斷I^ass、Fail， 并把hil的被測(cè)芯片剔除。之后轉(zhuǎn)到下一個(gè)被測(cè)芯片，按照上述方法依次處理，直至所有的被測(cè)芯片的數(shù)據(jù) 處理完畢。舉例來(lái)說(shuō)，在本實(shí)施例中，可以采用采樣頻率為3倍激勵(lì)時(shí)鐘頻率。如圖1所示，采用本發(fā)明的方法對(duì)晶圓上的異步通訊芯片進(jìn)行并行測(cè)試，該系統(tǒng) 通過(guò)過(guò)程控制，由ATE的ALPG/順序向量生成器SQPG產(chǎn)生同步的信號(hào)，加載在所有的被測(cè) 芯片上，同時(shí)所有對(duì)象的輸出端不直接通過(guò)ATE的Channel的輸出端進(jìn)行I^ass和!^il比 較，而是在抓取使能CaptureEnable的控制下，通過(guò)矩陣matrix的功能，把輸出端引導(dǎo)到數(shù) 字抓取 DCAP (Digital Capture)模塊。數(shù)字抓取DCAP模塊具有高頻的采樣時(shí)鐘，按照采樣時(shí)鐘的頻率=3 X激勵(lì)時(shí)鐘頻 率的方式進(jìn)行信號(hào)采樣，采樣后的數(shù)據(jù)在地址失效存儲(chǔ)器AFM中按照?qǐng)D2的方式進(jìn)行存放，并且使每個(gè)被 測(cè)對(duì)象的數(shù)據(jù)占據(jù)地址失效存儲(chǔ)器AFM空間的一行位置，這樣第二個(gè)被測(cè)對(duì)象將占據(jù)地址 失效存儲(chǔ)器AFM第二行的位置，依次類(lèi)推，N個(gè)被測(cè)對(duì)象將占據(jù)N行地址失效存儲(chǔ)器AFM空 間。如圖3所示，對(duì)每一行地址失效存儲(chǔ)器AFM的數(shù)據(jù)進(jìn)行分析，分析方法如下
先對(duì)第一個(gè)采樣點(diǎn)的值進(jìn)行判斷，因?yàn)檫@類(lèi)產(chǎn)品在等待應(yīng)答時(shí)的值為1，當(dāng)為0時(shí) 意味著真正的應(yīng)答來(lái)到。一般情況下，為了保證應(yīng)答值能夠被采集到，都會(huì)提前采樣，這樣 采樣的第一個(gè)點(diǎn)為1。因?yàn)椴蓸宇l率為3倍激勵(lì)時(shí)鐘頻率，所以依次加3，直到找到第一個(gè)0電平，作為該 應(yīng)答的第一個(gè)bit位，之后每隔3個(gè)bit位，取一次值依次賦給其它的bit位，直到當(dāng)前被測(cè) 芯片的所有數(shù)據(jù)處理完畢后，之后將該處理所得數(shù)據(jù)與期待值進(jìn)行比較，判斷I^asiFail, 并把hil的被測(cè)芯片剔除。之后轉(zhuǎn)到下一個(gè)被測(cè)芯片，按照上述方法依次處理，直至所有的被測(cè)芯片的數(shù)據(jù) 處理完畢。本發(fā)明并不限于上文討論的實(shí)施方式。以上對(duì)具體實(shí)施方式
的描述旨在于為了描 述和說(shuō)明本發(fā)明涉及的技術(shù)方案。基于本發(fā)明啟示的顯而易見(jiàn)的變換或替代也應(yīng)當(dāng)被認(rèn)為 落入本發(fā)明的保護(hù)范圍。以上的具體實(shí)施方式
用來(lái)揭示本發(fā)明的最佳實(shí)施方法，以使得本 領(lǐng)域的普通技術(shù)人員能夠應(yīng)用本發(fā)明的多種實(shí)施方式以及多種替代方式來(lái)達(dá)到本發(fā)明的 目的。
權(quán)利要求
1.一種在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法；其特征在于，包括以 下步驟步驟一，通過(guò)過(guò)程控制，由自動(dòng)測(cè)試設(shè)備的算法圖形產(chǎn)生器或順序向量生成器產(chǎn)生同 步的信號(hào)，加載在所有的被測(cè)芯片上；步驟二，在抓取使能的控制下，通過(guò)矩陣的功能，把輸出端引導(dǎo)到數(shù)字抓取模塊，數(shù)字 抓取模塊具有高頻的采樣時(shí)鐘，按照采樣時(shí)鐘的頻率=NX激勵(lì)時(shí)鐘頻率的方式進(jìn)行信號(hào) 采樣，N為大于等于3的正整數(shù)；步驟三，采樣后的數(shù)據(jù)在地址失效存儲(chǔ)器中存放，一個(gè)被測(cè)芯片的應(yīng)答信號(hào)占據(jù)地址 失效存儲(chǔ)器中的一行位置，依次類(lèi)推，N個(gè)被測(cè)對(duì)象將占據(jù)N行地址失效存儲(chǔ)器空間； 步驟四，對(duì)每一行地址失效存儲(chǔ)器的數(shù)據(jù)進(jìn)行分析。
2.如權(quán)利要求1所述的在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法；其特 征在于，在步驟四中，對(duì)每一行地址失效存儲(chǔ)器AFM的數(shù)據(jù)進(jìn)行分析包括以下步驟首先對(duì)第一個(gè)采樣點(diǎn)的值進(jìn)行判斷，此時(shí)采樣的第一個(gè)點(diǎn)為1 ； 依次加采樣頻率N倍的數(shù)字N，直到找到第一個(gè)0電平，作為該應(yīng)答的第一個(gè)bit位，之 后每隔N個(gè)bit位，取一次值依次賦給其它的bit位，直到當(dāng)前被測(cè)芯片的所有數(shù)據(jù)處理完 畢后，將該處理所得數(shù)據(jù)與期待值進(jìn)行比較，并把不等于期待值的被測(cè)芯片剔除；轉(zhuǎn)到下一個(gè)被測(cè)芯片，按照上述方法依次處理，直至所有的被測(cè)芯片的數(shù)據(jù)處理完畢。
3.如權(quán)利要求2所述的在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法；其特 征在于，步驟二中，所述按照采樣時(shí)鐘的頻率=3X激勵(lì)時(shí)鐘頻率的方式進(jìn)行信號(hào)采樣。
4.如權(quán)利要求3所述的在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法；其特 征在于，在步驟四中，對(duì)每一行地址失效存儲(chǔ)器AFM的數(shù)據(jù)進(jìn)行分析包括以下步驟首先對(duì)第一個(gè)采樣點(diǎn)的值進(jìn)行判斷，此時(shí)采樣的第一個(gè)點(diǎn)為1 ； 依次加采樣頻率3倍的數(shù)字3，直到找到第一個(gè)0電平，作為該應(yīng)答的第一個(gè)bit位，之 后每隔3個(gè)bit位，取一次值依次賦給其它的bit位，直到當(dāng)前被測(cè)芯片的所有數(shù)據(jù)處理完 畢后，將該處理所得數(shù)據(jù)與期待值進(jìn)行比較，并把不等于期待值的被測(cè)芯片剔除；轉(zhuǎn)到下一個(gè)被測(cè)芯片，按照上述方法依次處理，直至所有的被測(cè)芯片的數(shù)據(jù)處理完畢。
全文摘要
本發(fā)明公開(kāi)了一種在晶圓上對(duì)時(shí)鐘異步芯片進(jìn)行多個(gè)芯片并行測(cè)試的方法；包括以下步驟步驟一，通過(guò)過(guò)程控制，由自動(dòng)測(cè)試設(shè)備的算法圖形產(chǎn)生器或順序向量生成器產(chǎn)生同步的信號(hào)，加載在所有的被測(cè)芯片上；步驟二，在抓取使能的控制下，通過(guò)矩陣的功能，把輸出端引導(dǎo)到數(shù)字抓取模塊，數(shù)字抓取模塊具有高頻的采樣時(shí)鐘，按照采樣時(shí)鐘的頻率＝N×激勵(lì)時(shí)鐘頻率的方式進(jìn)行信號(hào)采樣，N為大于等于3的正整數(shù)；步驟三，采樣后的數(shù)據(jù)在地址失效存儲(chǔ)器中存放，一個(gè)被測(cè)芯片的應(yīng)答信號(hào)占據(jù)地址失效存儲(chǔ)器中的一行位置，依次類(lèi)推，N個(gè)被測(cè)對(duì)象將占據(jù)N行地址失效存儲(chǔ)器空間；步驟四，對(duì)每一行地址失效存儲(chǔ)器的數(shù)據(jù)進(jìn)行分析。本發(fā)明可以有效縮短測(cè)試時(shí)間。
文檔編號(hào)G01R31/3185GK102043125SQ200910201680
公開(kāi)日2011年5月4日 申請(qǐng)日期2009年10月15日 優(yōu)先權(quán)日2009年10月15日
發(fā)明者?？Ｖ? 辛吉升, 鄒峰 申請(qǐng)人:上海華虹Nec電子有限公司