專利名稱：集成電路管腳檢測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種檢測(cè)電路，尤其涉及一種集成電路管腳檢測(cè)電路。
背景技術(shù)：
現(xiàn)在的電子電路生產(chǎn)過(guò)程中，會(huì)用到很多大規(guī)模的集成電路，而集成電路的發(fā) 展很快，為了性能上的不斷提升，很多集成電路都采用了球柵陣列封裝技術(shù)(Ball Grid Array Package,BGA) 0而對(duì)于BGA這類的集成電路封裝，在生產(chǎn)上很容易發(fā)生虛焊、空焊等 現(xiàn)象?，F(xiàn)在的集成電路往往有很多的管腳，每一管腳在芯片內(nèi)都與若干通路連接，參考圖1， 是現(xiàn)有技術(shù)中集成電路中一管腳的連接示意圖，所述管腳PIN與一輸入通路ITCHANNEL和 一輸出通路0T CHANNEL連接，所述輸入通路ITCHANNEL在輸入使能信號(hào)INPUT_EN的控制 下接收輸入數(shù)據(jù)INPUT_DATA，所述輸出通路0T CHANNEL在輸出使能信號(hào)0UTPUT_EN的控制 下輸出數(shù)據(jù)0UTPUT_DATA，這樣，集成電路的任何一個(gè)管腳PIN都可以完成數(shù)據(jù)的輸入與輸 出。然而，現(xiàn)在的集成電路往往有很多的管腳，有部分管腳是在整個(gè)集成電路建立起來(lái)的系 統(tǒng)中偶爾才會(huì)用到，一般的用戶很難在集成電路搭成的系統(tǒng)上運(yùn)行軟件來(lái)測(cè)試管腳通斷?，F(xiàn)在也有很多集成電路有聯(lián)合測(cè)試組接口(Joint Test Action Group，JTAG)，集 成電路管腳的通斷也可以通過(guò)JTAG接口來(lái)檢測(cè)，但是，用JTAG接口來(lái)檢測(cè)必須在集成電路 外面提供物理測(cè)試點(diǎn)，或通過(guò)別的芯片的JTAG接口互連來(lái)提供測(cè)試信號(hào)。在現(xiàn)在電子產(chǎn)品 日益要求體積、性能提升的情況下，大量提供物理測(cè)試點(diǎn)可能性很小，同樣，多方JTAG接口 互連測(cè)試本身就很難完成，而且不能100 %覆蓋所有的管腳。鑒于以上情況，有必要提供一種集成電路管腳檢測(cè)電路，以方便快捷的檢測(cè)集成 電路各管腳的通斷。

實(shí)用新型內(nèi)容本實(shí)用新型的技術(shù)方案包括一種集成電路管腳檢測(cè)電路，包括分別對(duì)應(yīng)與集成電路管腳連接的輸入通路和輸 出通路，所述集成電路管腳檢測(cè)電路對(duì)應(yīng)集成電路的每一管腳均設(shè)有一檢測(cè)通路，所述檢 測(cè)通路在一檢測(cè)通路使能信號(hào)控制下檢測(cè)對(duì)應(yīng)管腳的焊接情況。所述集成電路管腳檢測(cè)電路，其中，所述檢測(cè)通路包括第一和第二晶體管以及一 第二電阻，所述第二晶體管連接于管腳一端與地之間，并在一第一檢測(cè)使能信號(hào)的控制下 導(dǎo)通，所述第一晶體管與第二電阻串聯(lián)于管腳一端與地之間，并在一第二檢測(cè)使能信號(hào)的 控制下導(dǎo)通，所述管腳的另一端通過(guò)一第一電阻連接一電源。所述集成電路管腳檢測(cè)電路，其中，所述第一和第二晶體管為NM0S管。所述集成電路管腳檢測(cè)電路，其中，所述檢測(cè)通路包括第三和第四晶體管以及一 第四電阻，所述第三晶體管連接于管腳的一端與電源之間，并在一第三檢測(cè)使能信號(hào)的控 制下導(dǎo)通，所述第四晶體管與第四電阻串聯(lián)于管腳的一端與電源之間，并在一第四檢測(cè)使 能信號(hào)的控制下導(dǎo)通，所述管腳的另一端通過(guò)一第三電阻接地。[0010] 所述集成電路管腳檢測(cè)電路，其中，所述第三和第四晶體管為PM0S管。 本實(shí)用新型所提供集成電路管腳檢測(cè)電路，可方便快捷的檢測(cè)出集成電路每一管
腳的焊接情況，快速找出短路、空焊或虛焊的管腳。

圖1為本現(xiàn)有的集成電路中一管腳的連接示意圖；圖2為本實(shí)用新型集成電路管腳檢測(cè)電路的示意圖；圖3為本實(shí)用新型集成電路管腳檢測(cè)電路第一實(shí)施方式中檢測(cè)通路的電路圖；圖4為本實(shí)用新型集成電路管腳檢測(cè)電路第一實(shí)施方式的示意圖；圖5為本實(shí)用新型集成電路管腳檢測(cè)電路第二實(shí)施方式中檢測(cè)通路的電路圖；圖6為本實(shí)用新型集成電路管腳檢測(cè)電路第二實(shí)施方式的示意圖。
具體實(shí)施方式
以下結(jié)合附圖，將對(duì)本實(shí)用新型的各較佳實(shí)施例進(jìn)行更為詳細(xì)的說(shuō)明。參考圖2，本實(shí)用新型提供了一種集成電路管腳檢測(cè)電路，其包括若干管腳 PIN(圖中僅示其一)以及分別與每一管腳對(duì)應(yīng)連接的輸入通路ITCHANNEL和輸出通路 0T CHANNEL，所述輸入通路IT CHANNEL在輸入使能信號(hào)INPUT_EN的控制下接收輸入數(shù) 據(jù)INPUT_DATA，所述輸出通路0T CHANNEL在輸出使能信號(hào)0UTPUT_EN的控制下輸出數(shù) 據(jù)0UTPUT_DATA，所述集成電路管腳檢測(cè)電路對(duì)應(yīng)每一管腳PIN設(shè)有一檢測(cè)通路DETECT CHANNEL，在檢測(cè)通路使能信號(hào)DETECTCHANNEL_EN控制下檢測(cè)對(duì)應(yīng)管腳PIN的焊接情況。在需要對(duì)管腳PIN的焊接情況進(jìn)行檢測(cè)的時(shí)候，檢測(cè)通路DETECTCHANNEL使能，在 正常工作的情況下，檢測(cè)通路DETECT CHANNEL不使能，對(duì)集成電路管腳PIN的數(shù)據(jù)輸入、輸 出沒(méi)有影響。在配合集成電路原來(lái)的輸入、輸出信號(hào)的情況下，可能有的情況下外部上拉比較 適合，有的情況下下拉比較適合，所以，本實(shí)用新型提供兩個(gè)實(shí)施例。參考圖3，是本實(shí)用新型第一實(shí)施例中檢測(cè)通路DETECT CHANNEL的電路圖，所述 檢測(cè)通路DETECT CHANNEL包括兩NM0S管Q1和Q2以及一電阻R2，其中，NM0S管Q2連接 于管腳PIN —端A與地之間，并在第一檢測(cè)使能信號(hào)TEST_Em的控制下導(dǎo)通將管腳PIN接 地，NM0S管Q1與電阻R2串聯(lián)于管腳PIN的一端A與地之間，并在第二檢測(cè)使能信號(hào)TEST_ EN2的控制下導(dǎo)通將管腳PIN接地，外部電阻R1連接于外部電源VCC與管腳PIN的另一端 B之間，外部電阻R1和外部電源VCC設(shè)于集成電路外部，配合測(cè)試使用。本實(shí)施例中NM0S管Q2直接控制管腳PIN的輸出是高電平或低電平，電阻R2和 NM0S管Q1組成下拉電阻，電阻R1是上拉電阻，管腳PIN是指封裝后用來(lái)焊接到電路板上的 引腳。在圖4中的測(cè)試情況下，集成電路中的輸出通路0T CHANNEL在輸出使能信號(hào) 0UTPUT_EN的控制下不使能，不輸出數(shù)據(jù)0UTPUT_DATA，輸入通路IT_CHANNEL在輸入使能信 號(hào)INPUT_EN控制下使能，獲取輸入數(shù)據(jù)INPUT_DATA，第二測(cè)試使能信號(hào)TEST_EN2總是保持 輸出為高電平，主要是使得內(nèi)部電阻R2與外部的電阻R1起下拉分壓的作用。當(dāng)?shù)谝粰z測(cè)使能信號(hào)TEST_Em輸出為高電平時(shí)，NM0S管Q2導(dǎo)通，管腳PIN接地，通過(guò)輸入通路IT CHANNEL讀入的數(shù)據(jù)為管腳PIN —端A點(diǎn)的值，應(yīng)為低電平。當(dāng)?shù)谝粰z測(cè)使能信號(hào)TEST_Em輸出為低時(shí)，NM0S管Q2截止，這時(shí)，如果管腳PIN 焊接良好，其兩端A點(diǎn)和B點(diǎn)連通，電阻R1和R2構(gòu)成的分壓電路使得A點(diǎn)的輸入電壓為高， 輸入通路IT CHANNEL中讀入的數(shù)據(jù)INPUT_DATA為高。如果管腳PIN焊接不好，圖中A點(diǎn)和B點(diǎn)不連通，由于電阻R2接地，A點(diǎn)的輸入電 壓為低，輸入通路IT CHANNEL中讀入的數(shù)據(jù)INPUT_DATA為低。對(duì)于每一管腳PIN而言，如果下面的測(cè)試結(jié)果成立，說(shuō)明焊接良好TEST_Em輸出 為高，同時(shí)TEST_EN2輸出為高，讀入的數(shù)據(jù)INPUT_DATA為低；且，TEST_Em輸出為低，同時(shí) TEST_EN2輸出為高，讀入的數(shù)據(jù)INPUT_DATA為高。如果下面的測(cè)試結(jié)果成立，說(shuō)明焊接不好TEST_Em輸出為高，同時(shí)TEST_EN2輸 出為高，輸入通路中讀入的數(shù)據(jù)INPUT_DATA為高，此時(shí)管腳PIN可能發(fā)生短路；TEST_Em 輸出為低，同時(shí)TEST_EN2輸出為高，讀入的數(shù)據(jù)INPUT_DATA為低，此時(shí)管腳PIN可能發(fā)生 空焊或虛焊。藉此，即可方便快捷的檢測(cè)出集成電路每一管腳的焊接情況，快速找出短路、空焊 或虛焊的管腳。參考圖5，是本實(shí)用新型第二實(shí)施例中檢測(cè)通路DETECT CHANNEL的電路圖，所述 檢測(cè)通路DETECT CHANNEL包括兩PM0S管Q3和Q4以及一電阻R4，其中，PM0S管Q3連接 于管腳PIN —端A與電源VCC之間，并在第三檢測(cè)使能信號(hào)TEST_EN3的控制下導(dǎo)通將管腳 PIN的電壓拉高，PM0S管Q4與電阻R4串聯(lián)于管腳PIN的一端A與電源VCC之間，并在第四 檢測(cè)使能信號(hào)TEST_EN4的控制下導(dǎo)通將管腳PIN的電壓拉高，外部電阻R3連接于管腳PIN 的另一端B與地之間。本實(shí)施例中，PM0S管Q3直接控制管腳PIN的輸出是高電平或低電平，電阻R4和 PM0S管Q4組成上拉電路，電阻R3是下拉電阻，管腳PIN是指封裝后用來(lái)焊接到電路板上的 引腳。在圖6中的測(cè)試情況下，集成電路中的輸出通路0T CHANNEL在輸出使能信號(hào) 0UTPUT_EN的控制下不使能，不輸出數(shù)據(jù)0UTPUT_DATA，輸入通路IT_CHANNEL在輸入使能信 號(hào)INPUT_EN控制下使能，獲取輸入數(shù)據(jù)INPUT_DATA，第四測(cè)試使能信號(hào)TEST_EN4總是保持 輸出為低電平，主要是使得內(nèi)部電阻R4與外部的電阻R3起下拉分壓的作用。當(dāng)?shù)谌龣z測(cè)使能信號(hào)TEST_EN3輸出為低時(shí)，PM0S管Q4導(dǎo)通，輸出為高，通過(guò)輸入 通路IT CHANNEL讀入的數(shù)據(jù)為管腳PIN —端A點(diǎn)的值，應(yīng)為高。當(dāng)?shù)谌龣z測(cè)使能信號(hào)TEST_EN3輸出為高時(shí)，PM0S管Q4截止，這時(shí)，如果管腳PIN 焊接良好，其兩端A點(diǎn)和B點(diǎn)連通，電阻R3和R4構(gòu)成的分壓電路使A點(diǎn)的輸入電壓為低， 輸入通路IT CHANNEL中讀入的數(shù)據(jù)INPUT_DATA為低電平。如果物理管腳焊接不好，圖中A點(diǎn)和B點(diǎn)不連通，由于通過(guò)R3上拉，A點(diǎn)的輸入壓 為高，輸入通路中讀入的數(shù)據(jù)INPUT_DATA為高。對(duì)于每一管腳PIN而言，如果下面的測(cè)試結(jié)果成立，說(shuō)明焊接良好TEST_EN3輸出 為低，同時(shí)TEST_EN4輸出為低，讀入的數(shù)據(jù)INPUT_DATA為高；且，TEST_EN3輸出為高，同時(shí) TEST_EN4輸出為低，讀入的數(shù)據(jù)INPUT_DATA為低。如果下面的測(cè)試結(jié)果成立，說(shuō)明焊接不好TEST_EN3輸出為低，同時(shí)TEST_EN4輸
5出為低，讀入的數(shù)據(jù)INPUT_DATA為低，此時(shí)管腳PIN可能發(fā)生短路；TEST_EN3輸出為高，同 時(shí)TEST_EN4輸出為低，讀入的數(shù)據(jù)INPUT_DATA為高，此時(shí)管腳PIN可能為空焊或虛焊。在上述兩實(shí)施例中，集成電路外部的電阻R1和R3的取值在4. 7K 20K之間，而 在集成電路內(nèi)部的電阻R2和R4為10M，且定義高于0. 7VCC的電壓為高電平，低于0. 2VCC 的電壓為低電平。這樣，上述電路配合類似JTAG這樣的測(cè)試協(xié)議的情況下，就可以對(duì)集成電路所有 的管腳進(jìn)行驅(qū)動(dòng)、測(cè)試，對(duì)管腳的焊接情況可以有一個(gè)很好的把握。應(yīng)當(dāng)理解的是，上述針對(duì)本實(shí)用新型較佳實(shí)施例的描述較為詳細(xì)和具體，并不能 因此而認(rèn)為是對(duì)本實(shí)用新型專利保護(hù)范圍的限制，本實(shí)用新型的專利保護(hù)范圍應(yīng)以所附權(quán) 利要求為準(zhǔn)。
權(quán)利要求一種集成電路管腳檢測(cè)電路，包括分別對(duì)應(yīng)與集成電路管腳連接的輸入通路和輸出通路，其特征在于所述集成電路管腳檢測(cè)電路對(duì)應(yīng)集成電路的每一管腳均設(shè)有一檢測(cè)通路，所述檢測(cè)通路在一檢測(cè)通路使能信號(hào)控制下檢測(cè)對(duì)應(yīng)管腳的焊接情況。
2.根據(jù)權(quán)利要求1所述的集成電路管腳檢測(cè)電路，其特征在于，所述檢測(cè)通路包括第 一和第二晶體管以及一第二電阻，所述第二晶體管連接于管腳一端與地之間，并在一第一 檢測(cè)使能信號(hào)的控制下導(dǎo)通，所述第一晶體管與第二電阻串聯(lián)于管腳一端與地之間，并在 一第二檢測(cè)使能信號(hào)的控制下導(dǎo)通，所述管腳的另一端通過(guò)一第一電阻連接一電源。
3.根據(jù)權(quán)利要求2所述的集成電路管腳檢測(cè)電路，其特征在于，所述第一和第二晶體 管為NM0S管。
4.根據(jù)權(quán)利要求1所述的集成電路管腳檢測(cè)電路，其特征在于，所述檢測(cè)通路包括第 三和第四晶體管以及一第四電阻，所述第三晶體管連接于管腳的一端與電源之間，并在一 第三檢測(cè)使能信號(hào)的控制下導(dǎo)通，所述第四晶體管與第四電阻串聯(lián)于管腳的一端與電源之 間，并在一第四檢測(cè)使能信號(hào)的控制下導(dǎo)通，所述管腳的另一端通過(guò)一第三電阻接地。
5.根據(jù)權(quán)利要求4所述的集成電路管腳檢測(cè)電路，其特征在于，所述第三和第四晶體 管為PM0S管。
專利摘要本實(shí)用新型公開了一種集成電路管腳檢測(cè)電路，包括分別對(duì)應(yīng)與集成電路管腳連接的輸入通路和輸出通路，所述集成電路管腳檢測(cè)電路對(duì)應(yīng)集成電路的每一管腳均設(shè)有一檢測(cè)通路，所述檢測(cè)通路在一檢測(cè)通路使能信號(hào)控制下檢測(cè)對(duì)應(yīng)管腳的焊接情況。通過(guò)所述集成電路管腳檢測(cè)電路，可方便快捷的檢測(cè)出集成電路每一管腳的焊接情況，快速找出短路、空焊或虛焊的管腳。
文檔編號(hào)G01R31/28GK201583628SQ20092026136
公開日2010年9月15日 申請(qǐng)日期2009年12月11日 優(yōu)先權(quán)日2009年12月11日
發(fā)明者黃劍堅(jiān) 申請(qǐng)人:Tcl集團(tuán)股份有限公司