專(zhuān)利名稱(chēng)：用于檢測(cè)集成電路芯片的襯底變薄的器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及保護(hù)集成電路芯片免受激光攻擊。本發(fā)明更具體地涉及檢測(cè)在進(jìn)行激 光攻擊之前進(jìn)行的芯片襯底變薄。
背景技術(shù)：
圖1是包括半導(dǎo)體支撐襯底3的集成電路芯片1的簡(jiǎn)化橫截面圖，半導(dǎo)體支撐襯 底3在其上部中包括電子部件(未示出)形成于其中的有源層5。襯底3當(dāng)前由絕緣層的 層疊7覆蓋。傳導(dǎo)互連跡線9形成于絕緣層之間。一般依次存在若干個(gè)互連層，例如在所 示示例中為Ml至M3這三個(gè)。傳導(dǎo)通路(未示出)穿越絕緣層將傳導(dǎo)跡線相互連接、將傳 導(dǎo)跡線連接到芯片的輸入_輸出芯片端子11和有源區(qū)5的部件，由此形成電路互連。在安全器件如支付卡中，有源區(qū)5的一些區(qū)域能夠處理和/或存儲(chǔ)關(guān)鍵數(shù)據(jù)，例如 加密密鑰。這樣的器件可能遭受以獲得受保護(hù)的保密數(shù)據(jù)為目的的欺詐操控。在已知的攻擊之中，所謂的“故障攻擊(fault attacks)”包括故意干擾芯片的操 作并且分析干擾對(duì)其行為的影響。攻擊者尤其關(guān)心干擾對(duì)數(shù)據(jù)如輸出信號(hào)、功率消耗或者 響應(yīng)時(shí)間的影響。他可能通過(guò)統(tǒng)計(jì)研究或者其它手段據(jù)此推斷關(guān)鍵數(shù)據(jù)，比如所用的算法， 還可能是加密密鑰。為了故意在芯片的電路中造成故障，一種攻擊模式包括用激光束轟擊 芯片的區(qū)域。因此有可能將故障注入到某些存儲(chǔ)器單元中和/或更改某些部件的操作。應(yīng) 當(dāng)注意，在激光攻擊中芯片應(yīng)當(dāng)是帶電的。圖2是圖1的芯片1的簡(jiǎn)化橫截面圖，示出了襯底3變薄的預(yù)備步驟，這是進(jìn)行激 光攻擊所必需的。為了使激光束能夠到達(dá)有源區(qū)5的部件，攻擊者需要去除支撐襯底3的部 分厚度。例如，由180μπι厚的襯底形成的芯片，其厚度在激光攻擊之前減少150μπι量級(jí)。為了保證防范竄改，一般在安全芯片中提供耦合到保護(hù)電路的攻擊檢測(cè)器件。當(dāng) 檢測(cè)到攻擊時(shí)，保護(hù)電路實(shí)施關(guān)鍵數(shù)據(jù)的保護(hù)、轉(zhuǎn)移或者破壞措施。例如，可以將保護(hù)電路 設(shè)置為在檢測(cè)到攻擊時(shí)中斷芯片的電源或者復(fù)位，以減少攻擊者可以用于研究芯片對(duì)擾動(dòng) 的響應(yīng)的時(shí)間。攻擊檢測(cè)方案可以是邏輯上的。所述攻擊檢測(cè)方案例如包括將完整性測(cè)試定期引 入到運(yùn)算中，所述完整性測(cè)試能夠保證未從外界修改數(shù)據(jù)。這樣的方案的弊端在于引入額 外的運(yùn)算步驟、因此增加芯片響應(yīng)時(shí)間。另外，完整性測(cè)試不能檢測(cè)由攻擊者造成的所有干 擾。因此攻擊者具有可能使他能夠獲取關(guān)鍵數(shù)據(jù)的余地。其它所謂的物理攻擊檢測(cè)方案特別包括對(duì)溫度變化、紫外線射線或者X射線靈敏 的傳感器，使得能夠檢測(cè)可疑活動(dòng)。像邏輯方案一樣，這樣的方案并不完全可靠。實(shí)際上， 攻擊者在攻擊被檢測(cè)到之前具有他能夠獲得關(guān)鍵數(shù)據(jù)的余地。此外，這樣的方案是昂貴的 且難以實(shí)施。

發(fā)明內(nèi)容
因此，本發(fā)明實(shí)施例的目的在于提供一種克服現(xiàn)有技術(shù)方案的至少一些弊端的用于檢測(cè)激光攻擊的器件。本發(fā)明實(shí)施例的目的在于提供一種能夠在攻擊者能夠分析芯片對(duì)激光干擾的響 應(yīng)之前檢測(cè)攻擊的器件。本發(fā)明實(shí)施例的目的在于檢測(cè)在執(zhí)行激光攻擊之前進(jìn)行的芯片支撐襯底變薄。本發(fā)明實(shí)施例的目的在于提供一種易于用常見(jiàn)制造方法實(shí)施的低成本的方案。因此，本發(fā)明的實(shí)施例提供了一種用于檢測(cè)集成電路芯片的襯底變薄的器件，該 器件在所述襯底的有源區(qū)中包括連接為惠斯頓橋的條形擴(kuò)散電阻器，其中所述橋的第一 相對(duì)電阻器沿著第一方向定向；所述橋的第二相對(duì)電阻器沿著第二方向定向；并且所述第 一方向和第二方向使得所述襯底的變薄造成橋的失衡值的變化。根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述襯底的主表面在所述襯底的晶體結(jié)構(gòu)的面
中。根據(jù)本發(fā)明的一個(gè)實(shí)施例所述擴(kuò)散電阻器形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域中； 以及所述第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)。根據(jù)本發(fā)明的一個(gè)實(shí)施例所述第一相對(duì)電阻器形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域 中；所述第二相對(duì)電阻器形成于第二傳導(dǎo)類(lèi)型的襯底區(qū)域中；并且所述第一方向和第二方 向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(010)。根據(jù)本發(fā)明的一個(gè)實(shí)施例所述第一相對(duì)電阻器形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域 中；所述第二相對(duì)電阻器形成于第二傳導(dǎo)類(lèi)型的襯底區(qū)域中；并且所述第一方向和第二方 向平行于所述襯底的晶體結(jié)構(gòu)的方向(110)。根據(jù)本發(fā)明的一個(gè)實(shí)施例所述擴(kuò)散電阻器形成于P型摻雜的襯底區(qū)域中；所述 第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)；以及所述第 二相對(duì)電阻器各自被由多晶硅層覆蓋的絕緣區(qū)域包圍，整個(gè)電阻器由保護(hù)氮化物層覆蓋。根據(jù)本發(fā)明的一個(gè)實(shí)施例所述擴(kuò)散電阻器形成于N型摻雜的襯底區(qū)域中；所述 第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)；以及所述第 一相對(duì)電阻器各自被由多晶硅層覆蓋的絕緣區(qū)域包圍，整個(gè)電阻器由保護(hù)氮化物層覆蓋。本發(fā)明的另一個(gè)實(shí)施例提供了一種用于檢測(cè)集成電路的襯底變薄的電路，該電路 包括至少一個(gè)根據(jù)任一上述實(shí)施例的用于檢測(cè)襯底變薄的器件；用于測(cè)量該器件的失衡 的裝置。根據(jù)本發(fā)明的一個(gè)實(shí)施例，至少一個(gè)比較器比較所述至少一個(gè)器件的失衡值與閾 值，所述檢測(cè)電路的輸出狀態(tài)基于該比較器的輸出值。將結(jié)合附圖在具體實(shí)施例的以下非限制性描述中詳細(xì)討論本發(fā)明的前述目的、特 征和優(yōu)點(diǎn)。


前述圖1是集成電路芯片部分的簡(jiǎn)化橫截面圖；前述圖2是圖1的芯片部分在其襯底變薄之后的簡(jiǎn)化橫截面圖；圖3示出了惠斯頓橋的電路圖；圖4A至圖4C是示出了電阻器一個(gè)實(shí)施例的簡(jiǎn)化俯視圖和橫截面圖；圖5至圖7是用于檢測(cè)芯片的襯底變薄的器件的三個(gè)實(shí)施例的簡(jiǎn)化俯視圖8A至圖8C是示出了電阻器一個(gè)實(shí)施例的簡(jiǎn)化俯視圖和橫截面圖；以及圖9是示出了用于檢測(cè)芯片的襯底變薄的器件的另一實(shí)施例的簡(jiǎn)化俯視圖。
具體實(shí)施例方式為求清楚，在不同的附圖中用相同的標(biāo)號(hào)表示相同的元件，另外如集成電路的表 示中常見(jiàn)的那樣，各種橫截面圖和俯視圖未按比例繪制。圖3示出了由例如具有相同值R的四個(gè)電阻器形成的惠斯頓橋的電路圖。向橋在 節(jié)點(diǎn)A與B之間的第一對(duì)角線施加第一電壓VIN。失衡電壓Vtm可以出現(xiàn)在電橋的節(jié)點(diǎn)C與 D之間的第二對(duì)角線兩端。正常情況下，惠斯頓橋是平衡的，并且不管Vin的值和可能的溫度變化如何，輸出 電壓Vqut都約為OV。圖4A是示意性地示出了擴(kuò)散電阻器的一個(gè)實(shí)施例的俯視圖。圖4B和圖4C是圖 4A沿著軸B-B和C-C的橫截面圖。N型摻雜區(qū)21形成于輕摻雜的P型半導(dǎo)體襯底的區(qū)域 23的上部中。在俯視圖中，摻雜區(qū)21具有矩形條的形狀。氧化物區(qū)域25布置于摻雜區(qū)21 的外圍以界定該電阻器。傳導(dǎo)焊盤(pán)27布置成與電阻區(qū)21的末端接觸。所有上述傳導(dǎo)類(lèi)型 可以相反。通常由硅制成的半導(dǎo)體襯底具有壓阻特性，也就是說(shuō)，其傳導(dǎo)性根據(jù)其受到的機(jī) 械應(yīng)力而變化?，F(xiàn)在，先于激光攻擊的襯底變薄改變?cè)谛酒挠性磳又惺┘拥膽?yīng)力。因而， 電阻值可能在襯底變薄時(shí)變化。因此，為了檢測(cè)厚度變化，這里提供檢測(cè)電阻變化。圖5是用于檢測(cè)芯片襯底變薄的器件的一個(gè)實(shí)施例的簡(jiǎn)化俯視圖。形成于有源芯 片區(qū)中的該器件包括由具有相同值R的四個(gè)電阻器31、33、35、37形成的惠斯頓橋。如參照 圖4A至圖4C所描述的那樣，電阻器31、33、35、37為形成于P型半導(dǎo)體襯底中的擴(kuò)散電阻 器。這里考慮主表面在晶面W01](即與晶向(001)正交的面)中的單晶硅襯底。相對(duì)電 阻器31和33相互平行并且在米勒符號(hào)表示中沿著方向(100)定向。相對(duì)電阻器35和37 相互平行并且沿著方向(110)定向。電阻器31、33、35、37因此布置于同一面W01]中，方 向(100)和(110)形成45°角。當(dāng)襯底變薄以準(zhǔn)備激光攻擊時(shí)，有源區(qū)中的應(yīng)力變化可能不同地影響沿著不同方 向定向的電阻器。沿著軸(100)定向的電阻器31和33保持基本上不變。然而，沿著軸 (110)的電阻器35和37經(jīng)歷明顯變化。因此，襯底的變薄造成橋的失衡值的變化。作為例 子，橋的輸出電壓Vott在從180 μ m的襯底去除150 μ m時(shí)按因子4變化(例如從20mV變到 80mV)。如果四個(gè)電阻器沿著相同方向定向，則在襯底變薄的情況下，襯底中的應(yīng)力變化 會(huì)基本上以相同的方式影響所有電阻器?；菟诡D橋的失衡值會(huì)因此保持不變。如果電阻器形成于主表面也在面W01]中的半導(dǎo)體N型襯底中，則沿著方向(110) 定向的電阻器會(huì)在襯底變薄的情況下保持基本上不變。然而，沿著方向(100)定向的電阻 器會(huì)經(jīng)歷明顯變化。因此，橋的失衡值會(huì)對(duì)襯底的變薄敏感。本發(fā)明的至少一個(gè)實(shí)施例還提供了用于測(cè)量惠斯頓橋的失衡值的裝置(未示 出)。根據(jù)一個(gè)實(shí)施例，測(cè)量裝置包括將輸出電壓Vqut分別與正閾值如50mV和負(fù)閾值 如-50mV比較的比較器。當(dāng)橋失衡超過(guò)閾值時(shí)，襯底變薄檢測(cè)電路的輸出改變，因此例如停止芯片操作?？梢岳邕x擇在每次啟動(dòng)芯片時(shí)定期地或者在向芯片供電時(shí)持續(xù)地執(zhí)行失衡 電壓測(cè)量。圖6是用于檢測(cè)芯片襯底變薄的器件的替選實(shí)施例的簡(jiǎn)化俯視圖。形成于有源芯 片區(qū)中的該器件包括由具有相同值R的四個(gè)電阻器41、43、45、47形成的惠斯頓橋。電阻器 41、43、45、47為如參照?qǐng)D4A至圖4C所述形成于襯底中的擴(kuò)散電阻器，該襯底的主表面形 成于面W01]中。相對(duì)電阻器41和43形成于襯底的輕摻雜N型區(qū)域中。電阻器41和43 在米勒符號(hào)表示中沿著方向(100)定向。相對(duì)電阻器45和47形成于輕摻雜P型襯底區(qū)域 中。電阻器45和47沿著方向(010)定向。當(dāng)襯底變薄以準(zhǔn)備激光攻擊時(shí)，沿著方向(100)定向的電阻器41和43經(jīng)歷明顯 變化。然而，沿著方向(010)定向的電阻器45和47保持基本上不變。因此，襯底的變薄造 成橋失衡值的變化。圖7是用于檢測(cè)芯片襯底變薄的器件的替選實(shí)施例的簡(jiǎn)化俯視圖。形成于有源芯 片區(qū)中的該器件包括由具有相同值R的四個(gè)電阻器51、53、55、57形成的惠斯頓橋。電阻器 51、53、55、57為如參照?qǐng)D4A至圖4C所述形成于襯底中的擴(kuò)散電阻器，該襯底的主表面在面 W01]中。相對(duì)電阻器51和53形成于輕摻雜N型襯底區(qū)域中。相對(duì)電阻器55和57形成 于輕摻雜P型襯底區(qū)域中。電阻器51、53、55和57沿著方向(010)定向。當(dāng)襯底變薄以準(zhǔn)備激光攻擊時(shí)，電阻器51和53經(jīng)歷明顯變化。然而，電阻器55 和57保持基本上不變。因此，襯底的變薄造成橋的失衡值的變化。當(dāng)然，本發(fā)明不限于參照?qǐng)D5至圖7所述的配置。本領(lǐng)域技術(shù)人員能夠通過(guò)使惠斯 頓橋電阻器不同地定向來(lái)實(shí)施所希望的操作。然而，為了獲得良好的檢測(cè)性能，橋應(yīng)當(dāng)具有 對(duì)襯底變薄所產(chǎn)生的應(yīng)力變化的良好敏感性。一般而言，橋的第一相對(duì)電阻器應(yīng)當(dāng)對(duì)襯底 變薄造成的應(yīng)力變化特別敏感。然而，橋的第二相對(duì)電阻器應(yīng)當(dāng)在襯底變薄時(shí)保持基本上 不變。發(fā)明人確定上述配置對(duì)于W01]硅襯底表現(xiàn)出最佳的檢測(cè)性能。當(dāng)然，如果襯底的 主表面不在面W01]中，則可選擇根據(jù)變薄可能產(chǎn)生的應(yīng)力提供最大可變性的其它定向。圖8A是示意性地表示形成于芯片的有源層中的擴(kuò)散電阻器的一個(gè)實(shí)施例的俯視 圖。圖8B和圖8C是圖8A的電阻器沿著軸B-B和C-C的橫截面圖。圖8A至圖8C的電阻 器類(lèi)似于圖4A至圖4C的電阻器。該電阻器還包括絕緣區(qū)域25的表面上的多晶硅層61。 層61對(duì)應(yīng)于在絕緣區(qū)域25上維持在集成電路的其它位置處形成MOS晶體管的絕緣柵極的 絕緣多晶硅層的一部分。另外，可以維持保護(hù)氮化物層63以覆蓋除了傳導(dǎo)焊盤(pán)27之外的 整個(gè)電阻器。圖9是用于檢測(cè)芯片襯底變薄的器件的簡(jiǎn)化俯視圖。該器件包括形成于主表面在 面W01]中的P型半導(dǎo)體襯底中的由具有相同值R的四個(gè)電阻器71、73、75、77形成的惠斯 頓橋。相反電阻器71和73為如參照?qǐng)D4A至圖4C所述形成的擴(kuò)散電阻器。相反電阻器75 和77為如參照?qǐng)D8A至圖8C所述形成的、絕緣區(qū)域由多晶硅覆蓋的擴(kuò)散電阻器。電阻器71 和73沿著方向(100)定向。電阻器75和77沿著方向(110)定向。這樣的器件相對(duì)于參照?qǐng)D5所描述的器件具有提高的襯底變薄檢測(cè)性能。實(shí)際 上，存在于電阻器75和77中的多晶硅層和氮化物層放大了這些電阻器對(duì)有源區(qū)中的應(yīng)力 變化的敏感性。使用惠斯頓橋作為變薄檢測(cè)元件的優(yōu)點(diǎn)在于失衡值Vott獨(dú)立于電路溫度這一事實(shí)。實(shí)際上，雖然電阻值可能隨溫度變化，但是經(jīng)歷的漂移至少在所有電阻器具有相同的摻 雜類(lèi)型的情況下對(duì)于同一橋的所有電阻器而言是相同的。因此，平衡保持不變。根據(jù)本發(fā)明的一個(gè)實(shí)施例的優(yōu)點(diǎn)，提供的方案與常見(jiàn)的制造方法兼容并且無(wú)需額 外的制造步驟。已經(jīng)描述了本發(fā)明的具體實(shí)施例。本領(lǐng)域技術(shù)人員能夠想到各種變型和修改。具 體而言，本說(shuō)明書(shū)提及一種用于檢測(cè)芯片襯底變薄的電路，該電路包括惠斯頓橋和用于檢 測(cè)該橋的失衡的裝置。本領(lǐng)域技術(shù)人員還能夠形成包括多個(gè)惠斯頓橋的檢測(cè)電路。另外， 無(wú)論其中形成惠斯頓橋電阻器的半導(dǎo)體襯底的傳導(dǎo)類(lèi)型是什么，本領(lǐng)域技術(shù)人員都能夠?qū)?施所希望的操作。另外，本發(fā)明不限于本說(shuō)明書(shū)中所討論的橋失衡檢測(cè)裝置。無(wú)論所使用 的惠斯頓橋失衡測(cè)量裝置如何，本領(lǐng)域技術(shù)人員都能夠?qū)嵤┧Ｍ牟僮?。另外，本說(shuō)明書(shū) 提及由具有相同值的四個(gè)電阻器形成的惠斯頓橋。本領(lǐng)域技術(shù)人員能夠通過(guò)使用其中電阻 器并非都具有相同值的通常平衡的惠斯頓橋來(lái)實(shí)施所希望的操作。
權(quán)利要求
一種用于檢測(cè)集成電路芯片(1)的襯底(3)變薄的器件，在所述襯底的有源區(qū)(5)中包括連接為惠斯頓橋的條形擴(kuò)散電阻器(31，33，35，37)，其中所述橋的第一相對(duì)電阻器(31，33)沿著第一方向定向；所述橋的第二相對(duì)電阻器(35，37)沿著第二方向定向；以及所述第一方向和第二方向使得所述襯底的變薄造成所述橋的失衡值(VOUT)的變化。
2.根據(jù)權(quán)利要求1所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中，所述襯底 的主表面在所述襯底的晶體結(jié)構(gòu)的面W01]中。
3.根據(jù)權(quán)利要求2所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中 所述擴(kuò)散電阻器(31，33，35，37)形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域中；以及所述第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)。
4.根據(jù)權(quán)利要求2所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中 所述第一相對(duì)電阻器(41，43)形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域中； 所述第二相對(duì)電阻器(45，47)形成于第二傳導(dǎo)類(lèi)型的襯底區(qū)域中；以及所述第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(010)。
5.根據(jù)權(quán)利要求2所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中 所述第一相對(duì)電阻器(51，53)形成于第一傳導(dǎo)類(lèi)型的襯底區(qū)域中； 所述第二相對(duì)電阻器(55，57)形成于第二傳導(dǎo)類(lèi)型的襯底區(qū)域中；以及 所述第一方向和第二方向平行于所述襯底的晶體結(jié)構(gòu)的方向(110)。
6.根據(jù)權(quán)利要求2所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中 所述擴(kuò)散電阻器(71，73，75，77)形成于P型摻雜的襯底區(qū)域中；所述第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)；以及所述第二相對(duì)電阻器(75，77)各自被由多晶硅層覆蓋的絕緣區(qū)域包圍，整個(gè)電阻器由 保護(hù)氮化物層覆蓋。
7.根據(jù)權(quán)利要求2所述的用于檢測(cè)集成電路芯片的襯底變薄的器件，其中 所述擴(kuò)散電阻器(71，73，75，77)形成于N型摻雜的襯底區(qū)域中；所述第一方向和第二方向分別對(duì)應(yīng)于所述襯底的晶體結(jié)構(gòu)的方向(100)和(110)；以及所述第一相對(duì)電阻器(71，73)各自被由多晶硅層覆蓋的絕緣區(qū)域包圍，整個(gè)電阻器由 保護(hù)氮化物層覆蓋。
8.一種用于檢測(cè)集成電路芯片的襯底變薄的電路，包括 至少一個(gè)根據(jù)權(quán)利要求1所述的用于檢測(cè)襯底變薄的器件； 用于測(cè)量所述至少一個(gè)器件的失衡的裝置。
9.根據(jù)權(quán)利要求8所述的用于檢測(cè)集成電路芯片的襯底變薄的電路，其中，至少一個(gè) 比較器比較所述至少一個(gè)器件的失衡值與閾值，所述檢測(cè)電路的輸出狀態(tài)基于所述至少一 個(gè)比較器的輸出值。
全文摘要
一種用于檢測(cè)集成電路芯片的襯底變薄的器件，在襯底的有源區(qū)中包括連接為惠斯頓橋的條形擴(kuò)散電阻器，其中所述橋的第一相對(duì)電阻器沿著第一方向定位；所述橋的第二相對(duì)電阻器沿著第二方向定位；以及所述第一方向和第二方向使得襯底的變薄造成所述橋的失衡值的變化。
文檔編號(hào)G01B7/06GK101924097SQ20101019920
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年6月9日 優(yōu)先權(quán)日2009年6月15日
發(fā)明者克里斯琴·里韋羅, 帕斯卡·福爾納拉 申請(qǐng)人:意法半導(dǎo)體(魯塞)公司