專利名稱：二次雷達單脈沖信號處理器的制作方法
技術領域：
本實用新型涉及雷達信號處理領域，尤其涉及一種二次雷達單脈沖信號處理器。
背景技術：
目前，二次雷達測角普遍采用單脈沖體制。目前單脈沖體制的信號處理平臺主要有通用CPU、POWERPC、ARM和P0WERPC+FPGA等構架，大多都存在如實時性不高、速度不高、尺寸受限、系統(tǒng)復雜或價格高昂等不足。

實用新型內(nèi)容針對現(xiàn)有技術中存在的二次雷達單脈沖信號處理器存在的系統(tǒng)復雜或者價格昂貴的問題，提供一種二次雷達單脈沖信號處理器。本實用新型公開了一種二次雷達單脈沖信號處理器，包括印制板、現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊，所述現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊均設置在印制板上，所述現(xiàn)場可編程門陣列FPGA分別連接第一 DSP微處理器、第二 DSP微處理器、 存儲器、輸入輸出驅(qū)動模塊。優(yōu)選地，上述二次雷達單脈沖信號處理器還包括時鐘電路，所述時鐘電路電路連接現(xiàn)場可編程門陣列FPGA。優(yōu)選地，上述存儲器為NOR Flash。優(yōu)選地，上述印制板的長度< 2. 5英寸。本實用新型的有益效果為數(shù)據(jù)通過輸入輸出驅(qū)動模塊后進入FPGA進行初級處理后，送到后級的高速DSP進行單脈沖處理，并將經(jīng)DSP處理得出的目標信息經(jīng)FPGA及輸入輸出驅(qū)動模塊送出。兩個DSP中，一個處理目標數(shù)據(jù)，另一個處理外部接口數(shù)據(jù)并管理存儲器中的參數(shù)，且功能可互換；高速DSP加高速FPGA，構成大容量的高速處理流水線，同時本實用新型的構架簡單、尺寸小、速度快且成本低。

圖1為本實用新型的二次雷達單脈沖信號處理器的結構示意圖。圖2為本實用新型的二次雷達單脈沖信號處理器的工作原理圖。
具體實施方式
以下結合附圖對本實用新型作進一步闡述。如圖1所示的本實用新型的二次雷達單脈沖信號處理器的結構示意圖，包括印制板、現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊，所述現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊均設置在印制板上，所述現(xiàn)場可編程門陣列FPGA分別連接第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊。數(shù)據(jù)通過輸入輸出驅(qū)動模塊后進入FPGA 進行初級處理后，送到后級的高速DSP進行單脈沖處理，并將經(jīng)DSP處理得出的目標信息經(jīng) FPGA及輸入輸出驅(qū)動模塊送出；兩個DSP中，一個處理目標數(shù)據(jù)，另一個處理外部接口數(shù)據(jù)并管理存儲器中的參數(shù)，且功能可互換；高速DSP加高速FPGA，構成大容量的高速處理流水線，同時本實用新型的構架簡單、尺寸小、速度快且成本低。圖2為本實用新型的二次雷達單脈沖信號處理器的工作原理圖。本實用新型的二次雷達單脈沖信號處理器的工作過程如下接收機輸出的特征向量數(shù)據(jù)經(jīng)數(shù)據(jù)輸入輸出驅(qū)動模塊后送入FPGA，數(shù)據(jù)經(jīng)FPGA做初級處理后送高速DSP，DSP對數(shù)據(jù)做包括單脈沖處理在內(nèi)的一系列處理后再經(jīng)FPGA交換給另一塊高速DSP，再經(jīng)一系列包括協(xié)議轉(zhuǎn)換等在內(nèi)的處理后送FPGA，F(xiàn)PGA將數(shù)據(jù)做傳輸協(xié)議轉(zhuǎn)換后經(jīng)輸入輸出驅(qū)動后送出。其中任何一個DSP 都可通過FPGA訪問大容量FLASH，讀取或修改里面的參數(shù)等。優(yōu)選地，所述二次雷達單脈沖信號處理器還包括時鐘電路，所述時鐘電路電路連接現(xiàn)場可編程門陣列FPGA。高速的高精度時鐘電路為整板提供高精度的同步時鐘源，以滿足處理和守時的需求。優(yōu)選地，所述存儲器為NOR Flash。NOR Flash的特點是芯片內(nèi)執(zhí)行(XIP， eXecute In Place)，這樣應用程序可以直接在flash閃存內(nèi)運行，不必再把代碼讀到系統(tǒng) RAM中，NOR的傳輸效率很高，在1 4MB的小容量時具有很高的成本效益，板載的大容量 N0R-FLASH用以存儲處理參數(shù)、OBA表等信息。優(yōu)選地，所述印制板的長度< 2. 5英寸?？梢詽M足多平臺并行的需求，處理器整體尺寸更小的、實時性更高。采用FPGA做前端數(shù)據(jù)錄取，經(jīng)FPGA初級處理后的數(shù)據(jù)通過高速數(shù)據(jù)總線送給DSP 做單脈沖處理；板載大容量FPGA和雙DSP能滿足絕大部分二次雷達信號處理要求；板載高精度的時鐘能滿足某些高守時要求的應用；板載的大容量N0R-FLASH用以存儲處理參數(shù)、 OBA表等信息；印制板的尺寸< 2. 5英寸，能滿足多平臺并行的需求。以上所述的具體實施例，對本實用新型的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本實用新型的具體實施例而已，并不用于限制本實用新型，凡在本實用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內(nèi)。
權利要求1.一種二次雷達單脈沖信號處理器，其特征在于包括印制板、現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊，所述現(xiàn)場可編程門陣列FPGA、第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊均設置在印制板上，所述現(xiàn)場可編程門陣列FPGA分別連接第一 DSP微處理器、第二 DSP微處理器、存儲器、輸入輸出驅(qū)動模塊。
2.如權利要求1所述的二次雷達單脈沖信號處理器，其特征在于所述二次雷達單脈沖信號處理器還包括時鐘電路，所述時鐘電路電路連接現(xiàn)場可編程門陣列FPGA。
3.如權利要求2所述的二次雷達單脈沖信號處理器，其特征在于所述存儲器為NORFlash0
4.如權利要求3所述的二次雷達單脈沖信號處理器，其特征在于所述印制板的長度彡2. 5英寸。
專利摘要本實用新型涉雷達信號通信領域，本實用新型公開了一種二次雷達單脈沖信號處理器，包括印制板、現(xiàn)場可編程門陣列FPGA、第一DSP微處理器、第二DSP微處理器、存儲器、輸入輸出驅(qū)動模塊，所述現(xiàn)場可編程門陣列FPGA、第一DSP微處理器、第二DSP微處理器、存儲器、輸入輸出驅(qū)動模塊均設置在印制板上，所述現(xiàn)場可編程門陣列FPGA分別連接第一DSP微處理器、第二DSP微處理器、存儲器、輸入輸出驅(qū)動模塊。本實用新型的構架簡單、尺寸小、速度快且成本低。
文檔編號G01S7/02GK202330700SQ20112044778
公開日2012年7月11日 申請日期2011年11月14日 優(yōu)先權日2011年11月14日
發(fā)明者張強, 李宏偉, 楊庭洪, 熊朝廷 申請人:四川九洲電器集團有限責任公司