專利名稱：一種sram型fpga同步開關(guān)噪聲驗(yàn)證方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，屬于FPGA的應(yīng)用驗(yàn)證技術(shù)領(lǐng)域。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的發(fā)展，SRAM型FPGA的集成度不斷增高。從而，一方面FPGA的I/O端口不斷增多且分布更加密集，使得I/O之間更加容易相互干擾；另一方面由于功耗及散熱的原因，F(xiàn)PGA的工作電壓變低，使得I/O對(duì)干擾更加敏感。而當(dāng)前的高性能FPGA系統(tǒng)設(shè)計(jì)中，F(xiàn)PGA的I/O在較低的電壓條件下，經(jīng)常有數(shù)以百計(jì)的I/O在同時(shí)并行的發(fā)生變換，極容易產(chǎn)生同步開關(guān)噪聲。因此，同步開關(guān)噪聲對(duì)于系統(tǒng)設(shè)計(jì)的影響至關(guān)重要。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問題是:克服現(xiàn)有技術(shù)的不足，提供了一種SRAM型FPGA同步開
關(guān)噪聲驗(yàn)證方法。本發(fā)明的技術(shù)解決方案是:一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，包括單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證、不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證和同步開關(guān)噪聲的影響因素驗(yàn)證；所述單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證包括如下步驟:(I)選取 SRAM 型 FPGA 的一個(gè) Ι/0-ΒΑΝΚ ；(2)將此Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線；(3)將此Ι/0-ΒΑΝΚ內(nèi)的其它I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響；(4)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大
端口數(shù)周期性的逐一變化；(5)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度第一次超過LVTTL協(xié)議下最高低電平電壓時(shí)的同步開關(guān)個(gè)數(shù)；(6)將步驟⑵中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(3) ⑷；(7)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度低于LVTTL協(xié)議下最低高電平電壓的同步開關(guān)個(gè)數(shù)；(8)將此Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū)動(dòng)電壓管腳相鄰的I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線，執(zhí)行步驟⑶ (5)；(9)將步驟(8)中的被干擾線配置為靜態(tài)高電平電壓，依次執(zhí)行步驟(3)、步驟(4)及步驟(7)；(10)選擇其它的Ι/0-ΒΑΝΚ，重復(fù)執(zhí)行步驟(2) (9)，完成單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量的驗(yàn)證；
所述不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證包括如下步驟:(a)選擇 SRAM 型 FPGA 中的一個(gè) Ι/0-ΒΑΝΚ ；(b)將其它各個(gè)Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線；(c)將所述選擇的Ι/0-ΒΑΝΚ內(nèi)的I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響； (d)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大端口數(shù)周期性的逐一變化；(e)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄各個(gè)Ι/0-ΒΑΝΚ內(nèi)的噪聲幅度；(f)將步驟(b)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(C) (e)；(g)將其它Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū)動(dòng)電壓管腳相鄰的管腳配置為靜態(tài)低電平信號(hào)，作為被干擾線，執(zhí)行(C) (e)(h)將(g)中的被干擾線配置為靜態(tài)高電平信號(hào)，執(zhí)行(C) (e)；(i)對(duì)于剩余的Ι/0-ΒΑΝΚ均重復(fù)執(zhí)行(b) (h)，完成不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響的驗(yàn)證；所述同步開關(guān)噪聲的影響因素驗(yàn)證包括如下步驟:(aa)在每個(gè)Ι/0-ΒΑΝΚ內(nèi)選擇一個(gè)I/O管腳，配置為靜態(tài)低電平電壓，作為被干擾線.
(bb)將所有Ι/0-ΒΑΝΚ內(nèi)的其它管腳配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，通過內(nèi)部邏輯控制輸出，逐一增加輸出翻轉(zhuǎn)的個(gè)數(shù)；(CC)調(diào)整干擾線的輸出翻轉(zhuǎn)速率，分別測(cè)量同步開關(guān)噪聲的大??；(dd)調(diào)整同步開關(guān)的翻轉(zhuǎn)頻率，分別在翻轉(zhuǎn)頻率為20MHz、40MHz、50MHz、80MHz、IOOMHz的條件下測(cè)量同步開關(guān)噪聲的大小；(ee)調(diào)整同步開關(guān)的負(fù)載電容大小，分別在負(fù)載電容為34pf、68pf、90pf、180pf的條件下測(cè)量同步開關(guān)噪聲的大?。?ff)將(aa)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行(bb) (ee)；(gg)改變被干擾線的位置，即被干擾線相對(duì)于地或者電源管腳的距離，執(zhí)行(bb) (ff)，完成同步開關(guān)噪聲的影響因素的驗(yàn)證。所述同步開關(guān)噪聲的影響因素包括同步開關(guān)的數(shù)量、輸出翻轉(zhuǎn)速率、輸出翻轉(zhuǎn)頻率、被干擾線位置以及負(fù)載電容大小。所述步驟(3)中設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率為不大于60MHz。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是:(I)本發(fā)明提供了一個(gè)SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，可根據(jù)器件應(yīng)用驗(yàn)證的需要，隨時(shí)對(duì)驗(yàn)證項(xiàng)目或方法進(jìn)行調(diào)整和測(cè)試。(2)本發(fā)明對(duì)于國(guó)內(nèi)不同生產(chǎn)廠不同規(guī)格的SRAM型FPGA可以通用，并且對(duì)于國(guó)外Xilinx公司不同規(guī)格的SRAM型FPGA也可以通用，能夠方便的對(duì)不同生產(chǎn)廠的同步開關(guān)噪聲狀況進(jìn)行比對(duì)測(cè)試。


圖1為單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證方法示意圖；圖2為不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲相互影響的驗(yàn)證方法示意圖；圖3為同步開關(guān)噪聲的影響因素驗(yàn)證方法示意圖；圖4為驗(yàn)證裝置示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行進(jìn)一步的詳細(xì)描述。本發(fā)明提出的一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法基于如下裝置進(jìn)行:如圖4所示，SRAM型FPGA同步開關(guān)噪聲驗(yàn)證裝置包括:PC機(jī)、FPGA插座、信號(hào)輸入單元及可調(diào)負(fù)載電容；PC機(jī):為待驗(yàn)證FPGA提供配置文件并通過JTAG方式配置FPGA ；FPGA插座:為待驗(yàn)證FPGA與驗(yàn)證裝置提供接口 ；信號(hào)輸入單元:為待驗(yàn)證FPGA提供邊沿上升/下降時(shí)間可調(diào)的輸入信號(hào)；可調(diào)負(fù)載電容:為待驗(yàn)證FPGA提供大小可調(diào)的負(fù)載電容。本發(fā)明SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，包括單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證、不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證和同步開關(guān)噪聲的影響因素驗(yàn)證。同步開關(guān)噪聲的影響因素包括同步開關(guān)的數(shù)量、輸出翻轉(zhuǎn)速率、輸出翻轉(zhuǎn)頻率、被干擾線位置以及負(fù)載電容大小.
FPGA芯片有很多I/O端口，為了管理方便，將所有I/O端口分成若干Ι/0-ΒΑΝΚ，每一款FPGA芯片的Ι/0-ΒΑΝΚ在芯片出廠時(shí)已經(jīng)確定。如圖1所示,單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證包括如下步驟:(I)選取 SRAM 型 FPGA 的一個(gè) Ι/0-ΒΑΝΚ ；(2)將此Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線；(3)將此Ι/0-ΒΑΝΚ內(nèi)的其它I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響；步驟(3)中設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率為不大于60MHz.
(4)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大
端口數(shù)周期性的逐一變化；(5)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度第一次超過LVTTL協(xié)議下最高低電平電壓時(shí)的同步開關(guān)個(gè)數(shù)；(6)將步驟⑵中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(3) ⑷；(7)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度低于LVTTL協(xié)議下最低高電平電壓的同步開關(guān)個(gè)數(shù)；(8)將此Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū)動(dòng)電壓管腳相鄰的I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線，執(zhí)行步驟⑶ (5)；(9)將步驟⑶中的被干擾線配置為靜態(tài)高電平電壓，依次執(zhí)行步驟(3)、步驟(4)及步驟(7)；
(10)選擇其它的Ι/0-ΒΑΝΚ，重復(fù)執(zhí)行步驟⑵ (9)，完成單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量的驗(yàn)證。FPGA的I/O端口可以配置為多種傳輸協(xié)議，以適應(yīng)不同電壓水平的數(shù)字信號(hào)。LVTTL協(xié)議為FPGA的I/O端口協(xié)議的一種，最常用，規(guī)定了 I/O端口判定數(shù)字信號(hào)真值(即“O”和“I”)的電壓標(biāo)準(zhǔn)，包括最低高電平電壓和最高低電平電壓。其中，最低高電平電壓為判定數(shù)字信號(hào)為“I”的最低電壓要求；最高低電平電壓為判定數(shù)字信號(hào)為“O”的最高電壓要求。如圖2所示，不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證包括如下步驟:(a)選擇 SRAM 型 FPGA 中的一個(gè) Ι/0-ΒΑΝΚ ；(b)將其它各個(gè)Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線；(c)將所述選擇的Ι/0-ΒΑΝΚ內(nèi)的I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響；(d)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大同步開關(guān)數(shù)周期性的逐一變化；(e)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄各個(gè)Ι/0-ΒΑΝΚ內(nèi)的噪聲幅度；(f)將步驟(b)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(C) (e)；(g)將其它Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū)動(dòng)電壓管腳相鄰的管腳配置為靜態(tài)低電平信號(hào)，作為被干擾線，執(zhí)行(C) (e)(h)將(g)中的被干擾線配置為靜態(tài)高電平信號(hào)，執(zhí)行(C) (e)；(i)對(duì)于剩余的Ι/0-ΒΑΝΚ均重復(fù)執(zhí)行(b) (h)，完成不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響的驗(yàn)證。如圖3所示，同步開關(guān)噪聲的影響因素驗(yàn)證包括如下步驟:(aa)在每個(gè)Ι/0-ΒΑΝΚ內(nèi)選擇一個(gè)I/O管腳，配置為靜態(tài)低電平電壓，作為被干擾線.
(bb)將所有Ι/0-ΒΑΝΚ內(nèi)的其它管腳配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，通過內(nèi)部邏輯控制輸出，逐一增加輸出翻轉(zhuǎn)的個(gè)數(shù)；(CC)調(diào)整干擾線的輸出翻轉(zhuǎn)速率，分別測(cè)量同步開關(guān)噪聲的大??；(dd)調(diào)整同步開關(guān)的翻轉(zhuǎn)頻率，分別在翻轉(zhuǎn)頻率為20MHz、40MHz、50MHz、80MHz、IOOMHz的條件下測(cè)量同步開關(guān)噪聲的大?。?ee)調(diào)整同步開關(guān)的負(fù)載電容大小，分別在負(fù)載電容為34pf、68pf、90pf、180pf的條件下測(cè)量同步開關(guān)噪聲的大?。?ff)將(aa)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行(bb) (ee)；(gg)改變被干擾線的位置，即被干擾線相對(duì)于地或者電源管腳的距離，執(zhí)行(bb) (ff)，完成同步開關(guān)噪聲的影響因素的驗(yàn)證。本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。
權(quán)利要求
1.一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，其特征在于包括單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證、不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證和同步開關(guān)噪聲的影響因素驗(yàn)證； 所述單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量驗(yàn)證包括如下步驟:(1)選取SRAM 型 FPGA 的一個(gè) I/O-BANK ； (2)將此Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線； (3)將此Ι/0-ΒΑΝΚ內(nèi)的其它I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響； (4)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大端口數(shù)周期性的逐一變化； (5)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度第一次超過LVTTL協(xié)議下最高低電平電壓時(shí)的同步開關(guān)個(gè)數(shù)； (6)將步驟(2)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(3) ⑷； (7)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小，記錄噪聲幅度低于LVTTL協(xié)議下最低高電平電壓的同步開關(guān)個(gè)數(shù)； (8)將此Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū) 動(dòng)電壓管腳相鄰的I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線，執(zhí)行步驟⑶ (5)； (9)將步驟⑶中的被干擾線配置為靜態(tài)高電平電壓，依次執(zhí)行步驟(3)、步驟(4)及步驟(7)； (10)選擇其它的Ι/0-ΒΑΝΚ，重復(fù)執(zhí)行步驟⑵ (9)，完成單個(gè)Ι/0-ΒΑΝΚ中最大同步開關(guān)數(shù)量的驗(yàn)證； 所述不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響驗(yàn)證包括如下步驟:(a)選擇SRAM 型 FPGA 中的一個(gè) Ι/0-ΒΑΝΚ ； (b)將其它各個(gè)Ι/0-ΒΑΝΚ內(nèi)與地管腳相鄰的一個(gè)I/O管腳配置為靜態(tài)低電平電壓，作為被干擾線； (c)將所述選擇的Ι/0-ΒΑΝΚ內(nèi)的I/O端口配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率以保證相鄰的兩次翻轉(zhuǎn)之間無相互影響； (d)配置SRAM型FPGA的內(nèi)部邏輯，使Ι/0-ΒΑΝΚ內(nèi)I/O端口翻轉(zhuǎn)個(gè)數(shù)從O到最大端口數(shù)周期性的逐一變化； (e)使用示波器實(shí)時(shí)檢測(cè)被干擾線上的噪聲大小,記錄各個(gè)Ι/0-ΒΑΝΚ內(nèi)的噪聲幅度； (f)將步驟(b)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行步驟(C) (e)； (g)將其它Ι/0-ΒΑΝΚ內(nèi)與輸出驅(qū)動(dòng)電壓管腳相鄰的管腳配置為靜態(tài)低電平信號(hào)，作為被干擾線，執(zhí)行(C) (e) (h)將(g)中的被干擾線配置為靜態(tài)高電平信號(hào)，執(zhí)行(C) (e)； (i)對(duì)于剩余的Ι/0-ΒΑΝΚ均重復(fù)執(zhí)行(b) (h)，完成不同Ι/0-ΒΑΝΚ間同步開關(guān)噪聲的相互影響的驗(yàn)證； 所述同步開關(guān)噪聲的影響因素驗(yàn)證包括如下步驟: (aa)在每個(gè)Ι/0-ΒΑΝΚ內(nèi)選擇一個(gè)I/O管腳，配置為靜態(tài)低電平電壓，作為被干擾線；(bb)將所有Ι/0-ΒΑΝΚ內(nèi)的其它管腳配置為L(zhǎng)VTTL協(xié)議下的同步開關(guān)輸出，通過內(nèi)部邏輯控制輸出，逐一增加輸出翻轉(zhuǎn)的個(gè)數(shù)； (cc)調(diào)整干擾線的輸出翻轉(zhuǎn)速率，分別測(cè)量同步開關(guān)噪聲的大?。? (dd)調(diào)整同步開關(guān)的翻轉(zhuǎn)頻率，分別在翻轉(zhuǎn)頻率為20MHz、40MHz、50MHz、80MHz、IOOMHz的條件下測(cè)量同步開關(guān)噪聲的大??； (ee)調(diào)整同步開關(guān)的負(fù)載電容大小，分別在負(fù)載電容為34pf、68pf、90pf、180pf的條件下測(cè)量同步開關(guān)噪聲的大小； (ff)將(aa)中的被干擾線配置為靜態(tài)高電平電壓，執(zhí)行(bb) (ee)； (gg)改變被干擾線的位置，即被干擾線相對(duì)于地或者電源管腳的距離，執(zhí)行(bb) ( )，完成同步開關(guān)噪聲的影響因素的驗(yàn)證。
2.根據(jù)權(quán)利要 求1所述的一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，其特征在于:所述同步開關(guān)噪聲的影響因素包括同步開關(guān)的數(shù)量、輸出翻轉(zhuǎn)速率、輸出翻轉(zhuǎn)頻率、被干擾線位置以及負(fù)載電容大小。
3.根據(jù)權(quán)利要求1所述的一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，其特征在于:所述步驟(3)中設(shè)定同步開關(guān)的翻轉(zhuǎn)頻率為不大于60MHz。
全文摘要
一種SRAM型FPGA同步開關(guān)噪聲驗(yàn)證方法，基于SRAM型FPGA同步開關(guān)噪聲驗(yàn)證裝置實(shí)現(xiàn)，該裝置包括PC機(jī)、FPGA插座、信號(hào)輸入單元以及可調(diào)負(fù)載電容；SRAM型FPGA同步開關(guān)噪聲的驗(yàn)證方法包括單個(gè)I/O-BANK中最大同步開關(guān)數(shù)量、不同I/O-BANK間同步開關(guān)噪聲的相互影響以及同步開關(guān)噪聲與I/O端口數(shù)量、輸出翻轉(zhuǎn)速率、時(shí)鐘頻率、被干擾線位置以及負(fù)載電容的關(guān)系；驗(yàn)證過程中，通過PC機(jī)為待驗(yàn)證FPGA配置不同的測(cè)試文件，并在不同時(shí)鐘頻率及負(fù)載的條件下，檢測(cè)待驗(yàn)證FPGA中的敏感信號(hào)線上的干擾噪聲大小來實(shí)現(xiàn)對(duì)FPGA器件在同步開關(guān)噪聲信號(hào)完整性方面的驗(yàn)證。
文檔編號(hào)G01R29/26GK103197159SQ201310078268
公開日2013年7月10日 申請(qǐng)日期2013年3月12日 優(yōu)先權(quán)日2013年3月12日
發(fā)明者陳少磊, 高媛, 王文炎, 張磊, 張洪偉, 江理東 申請(qǐng)人:中國(guó)空間技術(shù)研究院