一種電力能效監(jiān)測終端及監(jiān)測方法
【專利摘要】本發(fā)明公開了一種電力能效監(jiān)測終端及監(jiān)測方法，其中，終端包括：處理器、基于FPGA的采集電路、存儲器接口電路以及通信模塊；所述基于FPGA的采集電路、存儲器接口電路、通信模塊分別與所述處理器相連。本發(fā)明采用CPU和FPGA的組合形成的核心運算單元，利用FPGA實現(xiàn)電能計量和數(shù)據(jù)采集，利用CPU實現(xiàn)對數(shù)據(jù)的處理，保證了獨立高速運行，從而保證了數(shù)據(jù)的實時性和高效性。
【專利說明】一種電力能效監(jiān)測終端及監(jiān)測方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力【技術(shù)領(lǐng)域】，尤其涉及一種電力能效監(jiān)測終端及監(jiān)測方法。
【背景技術(shù)】
[0002]隨著國家節(jié)能減排和電力需求側(cè)管理工作的不斷深入開展，獲取用戶真實的能耗數(shù)據(jù)，分析國家的經(jīng)濟(jì)運行走勢，實現(xiàn)電能數(shù)據(jù)的在線監(jiān)測、分析、挖掘，變得越來越重要，實現(xiàn)基礎(chǔ)數(shù)據(jù)的自動采集，確保數(shù)據(jù)的及時性、客觀性和準(zhǔn)確性，為各級政府經(jīng)濟(jì)運行決策、政策制定、指標(biāo)考核提供支撐。
[0003]目前的能效數(shù)據(jù)采集終端主要包括微處理模塊MCU、數(shù)據(jù)存儲模塊、電源模塊和RS485接口，微處理模塊MCU包括芯片時鐘模塊和AD轉(zhuǎn)換模塊。
[0004]這種能效數(shù)據(jù)采集終端存在以下問題:采用單一 CPU對整個系統(tǒng)進(jìn)行控制，在進(jìn)行諧波分析的同時，還要進(jìn)行其他操作，影響了處理速度，因此其精度、速度都無法滿足要求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提出一種電力能效監(jiān)測終端和監(jiān)測方法，實現(xiàn)多種參量的高速、高精度采集。
[0006]為達(dá)此目的，本發(fā)明采用以下技術(shù)方案:
[0007]一種電力能效監(jiān)測終端，包括:
[0008]處理器、基于FPGA的采集電路、存儲器接口電路以及通信模塊；其中，所述基于FPGA的采集電路、存儲器接口電路、通信模塊分別與所述處理器相連。
[0009]作為上述技術(shù)方案的優(yōu)選，所述基于FPGA的采集電路包括FPGA芯片、電能計量電路、直流模擬量采集電路、數(shù)字量輸入輸出電路，其中，所述電能計量電路、直流模擬量采集電路、數(shù)字量輸入輸出電路分別與FPGA芯片相連，所述FPGA芯片與所述處理器相連。
[0010]作為上述技術(shù)方案的優(yōu)選，所述電能計量電路包括電流互感器、與所述電流互感器相連的AD轉(zhuǎn)換器，所述AD轉(zhuǎn)換器連接所述FPGA芯片。
[0011]作為上述技術(shù)方案的優(yōu)選，所述FPGA芯片中的RAM為雙口 RAM。
[0012]作為上述技術(shù)方案的優(yōu)選，所述通信模塊包括以下中的一種或多種=ZIGBEE通信模塊、CAN接口電路、RS485接口電路、紅外通信模塊、電力線載波通信接口電路。
[0013]作為上述技術(shù)方案的優(yōu)選，所述存儲器接口電路為SD卡接口電路。
[0014]作為上述技術(shù)方案的優(yōu)選，所述終端還包括與所述處理器相連的RTC時鐘電路。
[0015]一種電力能效監(jiān)測方法，其特征在于，包括:
[0016]基于FPGA的采集電路采集電力能效數(shù)據(jù)；
[0017]基于FPGA的采集電路將采集到的數(shù)據(jù)在RAM區(qū)中分塊存儲及進(jìn)行并行運算；
[0018]基于FPGA的采集電路通過地址映射控制單元內(nèi)的地址表，將運算后的數(shù)據(jù)存儲在對應(yīng)的雙口 RAM區(qū)中；[0019]處理器從雙口 RAM區(qū)中讀取數(shù)據(jù)并通過通信模塊進(jìn)行通信。
[0020]作為上述技術(shù)方案的優(yōu)選，所述方法還包括:
[0021]處理器將讀取的數(shù)據(jù)生成為數(shù)據(jù)曲線；
[0022]處理器將數(shù)據(jù)曲線通過存儲器接口存儲到存儲器。
[0023]作為上述技術(shù)方案的優(yōu)選，處理器將讀取的數(shù)據(jù)生成為數(shù)據(jù)曲線，包括:
[0024]根據(jù)起始時間每隔預(yù)設(shè)時間間隔記錄采樣點，相鄰采樣點之間的時間間隔為At;
[0025]對采樣點進(jìn)行插值操作，插值點數(shù)為α，插值之后的兩點間時間間隔為At/(α +1);
[0026]根據(jù)插值操作后的數(shù)據(jù)生成數(shù)據(jù)曲線。
[0027]作為上述技術(shù)方案的優(yōu)選，所述通信模塊包括以下中的一種或多種=ZIGBEE通信模塊、CAN接口電路、RS485接口電路、紅外通信模塊、電力線載波通信接口電路。
[0028]本發(fā)明采用CPU和FPGA的組合形成的核心運算單元，利用FPGA實現(xiàn)電能計量和和數(shù)據(jù)采集，利用CPU實現(xiàn)對數(shù)據(jù)的處理，保證了獨立高速運行，從而保證了數(shù)據(jù)的實時性和高效性。
[0029]本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在所寫的說明書、權(quán)利要求書、以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。
[0030]下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
【專利附圖】

【附圖說明】
[0031]附圖用來提供對本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與本發(fā)明的實施例一起用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的限制。在附圖中:
[0032]圖1是本發(fā)明優(yōu)選實施例提出的電力能效監(jiān)測終端的結(jié)構(gòu)示意圖；
[0033]圖2是本發(fā)明中電能數(shù)據(jù)監(jiān)測終端中基于FPGA的采集電路的結(jié)構(gòu)示意圖；
[0034]圖3是本發(fā)明中基于FPGA的采集電路中的電能計量電路的結(jié)構(gòu)示意圖；
[0035]圖4是本發(fā)明中FPGA芯片的邏輯結(jié)構(gòu)示意圖；
[0036]圖5是本發(fā)明一具體實施例提出的電力能效監(jiān)測終端的結(jié)構(gòu)示意圖；
[0037]圖6是本發(fā)明優(yōu)選實施例提出的電力能效監(jiān)測方法的示意圖。
【具體實施方式】
[0038]下面結(jié)合附圖并通過【具體實施方式】來進(jìn)一步說明本發(fā)明的技術(shù)方案。
[0039]如圖1所示為本發(fā)明提出的一種電力能效監(jiān)測終端的優(yōu)選實施例的結(jié)構(gòu)示意圖，該終端包括:
[0040]處理器101、基于FPGA的采集電路102、存儲器接口電路103以及通信模塊104 ;其中，基于FPGA的采集電路102、存儲器接口電路103、通信模塊104分別與處理器102相連。
[0041]上述實施例中的處理器(CPU)例如可采用cortex_M4核的STM32F407，主頻168MHz，實現(xiàn)與周邊接口的通信、數(shù)據(jù)曲線繪制、數(shù)據(jù)存儲、數(shù)據(jù)分析。
[0042]優(yōu)選的，如圖2所示，基于FPGA的采集電路包括FPGA芯片201、電能計量電路202、直流模擬量采集電路203、數(shù)字量輸入輸出電路204，其中，電能計量電路202、直流模擬量采集電路203、數(shù)字量輸入輸出電路204分別與FPGA芯片201相連，F(xiàn)PGA芯片201與處理器相連。
[0043]優(yōu)選的，如圖3所示，電能計量電路202包括電流互感器301、與電流互感器301相連的AD轉(zhuǎn)換器302，所述AD轉(zhuǎn)換器連接FPGA芯片。
[0044]電流互感器301可采用TA9015-01M，實現(xiàn)CT 二次側(cè)電流采集，AD轉(zhuǎn)換器302采用AD7606，實現(xiàn)模擬量16位AD采集；直流模擬量采集電路203采用LM2902，實現(xiàn)直流模擬量4-20mA或0-5V的兼容性采集；數(shù)字量輸入輸出電路204采用光耦PS2501-1實現(xiàn)無源數(shù)字量采集，采用SRD-05VDC-SL-C實現(xiàn)無源數(shù)字量輸出；FPGA芯片的內(nèi)部邏輯結(jié)構(gòu)圖如圖4中的虛線框內(nèi)所示，包括數(shù)據(jù)采集緩存RAM區(qū)、FFT運算單元、地址映射控制單元、運算RAM區(qū)、時序控制單元、雙口 RAM，它們之間的邏輯關(guān)系如圖中所示。FPGA芯片可以采用Xilinx的Spartan-6 型芯片。
[0045]電流互感器301采集三相電或兩相電電流，電流不大于5A，若電流大于5A，應(yīng)采用二級互感器將電流降至5A再通過電流互感器301進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換后的電流小于等于5mA。轉(zhuǎn)換后的電流經(jīng)16位AD轉(zhuǎn)換器302轉(zhuǎn)為數(shù)字量送至數(shù)據(jù)緩存FPGA芯片的RAM區(qū)，經(jīng)FPGA芯片進(jìn)行分析計算，計算結(jié)果經(jīng)FPGA允許后存儲在雙口 RAM中供CPU讀取。直流模擬量采集電路203和數(shù)字量輸入輸出電路204的數(shù)據(jù)經(jīng)FPGA換算后，存儲在雙口 RAM中供CPU讀取，F(xiàn)PGA還可從雙口 RAM中讀取數(shù)字量輸出數(shù)據(jù)，驅(qū)動數(shù)字量輸入輸出電路實現(xiàn)數(shù)字量輸出。所有對于RAM區(qū)域的讀取都要遵從地址映射控制單元，所有程序運行的時序都由同一時序控制單元提供。
[0046]基于FPGA的采集電路基于FFT算法，實現(xiàn)諧波檢測，實現(xiàn)高次諧波的高精度計量、實現(xiàn)相、線電壓，2-100次諧波分量、有功功率、無功功率、功率因數(shù)等參量的計量。由于基于FPGA的采集電路僅用于計量和熱工參量采集，保證了數(shù)據(jù)采集實時和高速。FPGA芯片與CPU之間通過并行總線連接，采用雙口 RAM與CPU實現(xiàn)數(shù)據(jù)交換，實現(xiàn)了數(shù)據(jù)實時高效透傳，達(dá)到高速采集的目的。
[0047]優(yōu)選的，如圖5所示，通信模塊包括但不限于以下中的一種或多種=ZIGBEE通信模塊501、CAN接口電路502、RS485接口電路503、紅外通信模塊504、電力線載波通信(PLC)接口電路505。
[0048]其中，ZIGBEE通信模塊可以采用EM357芯片為核心，集成ZIGBEE協(xié)議棧，將ZIGBEE無線傳輸信道收到的數(shù)據(jù)拆包后通過UART接口傳送給CPU，將接收到的CPU的數(shù)據(jù)組包后通過ZIGBEE無線信道傳輸，同時實現(xiàn)自組網(wǎng)功能，實現(xiàn)與上級系統(tǒng)的通信，在不方便布線的環(huán)境下提供一種快速解決方案；CAN接口電路例如以TJA1050T為核心，與CPU直連，實現(xiàn)CAN協(xié)議轉(zhuǎn)換，兼容J1939協(xié)議，可實現(xiàn)與上級系統(tǒng)通信及電機(jī)通信；RS485接口電路例如以MAX485ESA為核心，實現(xiàn)485協(xié)議數(shù)據(jù)轉(zhuǎn)換，RS485接口電路兼容376.1協(xié)議、DLT645協(xié)議、MODBUS協(xié)議，可實現(xiàn)與電表、上級集中終端、企業(yè)控制器的互聯(lián)互通，同時可實現(xiàn)能效監(jiān)測終端間的級聯(lián)；紅外通信模塊可以DS138S-2-35接收芯片、DS208發(fā)送芯片為核心，與CPU直連，實現(xiàn)紅外數(shù)據(jù)的發(fā)送和接收，這樣，通過手持終端可實現(xiàn)能效監(jiān)測終端的快速配置；電力線載波通信接口電路可采用基于INT5500的電力貓，通過UART接口與CPU連接，可通過電力線載波實現(xiàn)與上級集中終端通信。
[0049]優(yōu)選的，如圖5所示，所述終端還包括與處理器相連的RTC時鐘電路506，以在CPU掉電的情況下保持時鐘參數(shù)。
[0050]優(yōu)選的，如圖5所示，存儲器接口電路為SD卡接口電路507，以實現(xiàn)使用SD卡實現(xiàn)數(shù)據(jù)、曲線、故障記錄的存儲。
[0051]此外，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解的是，該終端中必然包括電源電路(示意圖見圖5中的508)，其為所有電路提供24V、5V、3.8V以及3.3V電源。
[0052]本發(fā)明提出的一種電力能效監(jiān)測終端，采用FPGA和CPU的組合形成的核心運算單元，利用FPGA實現(xiàn)電能計量和數(shù)據(jù)采集，利用CPU實現(xiàn)通信運算、曲線繪制、數(shù)據(jù)查詢、數(shù)據(jù)記錄、數(shù)據(jù)存儲等功能，保證雙方獨立高速運行，保證數(shù)據(jù)的實時性和高效性。通過采用一種或多種通信模塊，可實現(xiàn)J1939協(xié)議解析，可以基于能效數(shù)據(jù)分析實現(xiàn)了對電機(jī)的優(yōu)化控制，可實現(xiàn)10/100M 以太網(wǎng)、RS485、CAN、PLC、紅外通信、ZIGBEE通信等多種通信模式。
[0053]本發(fā)明還提出一種電力能效監(jiān)測監(jiān)測方法，如圖6所示，包括以下步驟:
[0054]步驟S601:基于FPGA的采集電路采集電力能效數(shù)據(jù)。
[0055]其中，電力能效數(shù)據(jù)包括直流模擬量的數(shù)字量、直流模擬量、無源數(shù)字量。
[0056]基于FPGA的采集電路中包括電流互感器和AD轉(zhuǎn)換器。外部被測設(shè)備電源，接至電流互感器輸入端，輸出端連接被測設(shè)備，電流通過互感器后形成回路，電源在連接電流互感器的同時，并出連接線，通過降壓電阻，將電源電壓降至0-5V區(qū)間內(nèi)，連接AD轉(zhuǎn)換器。被測設(shè)備的電壓、電流分別轉(zhuǎn)換為0-5V電壓和4-20mA電流，送至AD轉(zhuǎn)換器，實現(xiàn)CT 二次側(cè)數(shù)據(jù)的采集。
[0057]基于FPGA的采集電路中還包括直流模擬量采集電路，其可通過外部熱工參數(shù)采集傳感器(例如溫度傳感器、濕度傳感器、壓力傳感器、流量傳感器)獲取熱工參數(shù)，雖然傳遞的信息不同，但信息采集格式完全一致，通過4-20mA電流表征出所采集熱工參數(shù)。
[0058]基于FPGA的采集電路中還包括數(shù)字量輸入輸出電路，接收外部數(shù)字量采集參數(shù)。
[0059]優(yōu)選的，基于FPGA的采集電路在接收到數(shù)據(jù)后，對數(shù)據(jù)進(jìn)行校驗，如果數(shù)據(jù)異常，則FPGA無需處理這組數(shù)據(jù)；如果數(shù)據(jù)在可計算范圍內(nèi)，則繼續(xù)運行。
[0060]步驟S602:基于FPGA的采集電路將采集到的數(shù)據(jù)在RAM區(qū)中分塊存儲及進(jìn)行并行運算。
[0061]如三相四線計量參數(shù)、直流模擬量采集參數(shù)、開關(guān)量采集參數(shù)在FPGA內(nèi)部的運算RAM區(qū)中可實現(xiàn)并行運算，充分提高了數(shù)據(jù)處理速度。
[0062]并行運算獲得三相電的相線電壓、2-100次諧波分量，有功功率，無功功率，功率因數(shù)等參數(shù)，以及由直流模擬量采集電路采集的溫度、濕度、壓力、流量等。
[0063]步驟S603:基于FPGA的采集電路通過地址映射控制單元內(nèi)的地址表，將運算后的數(shù)據(jù)存儲在對應(yīng)的雙口 RAM區(qū)中。
[0064]步驟S604: CPU從雙口 RAM區(qū)中讀取數(shù)據(jù)，并通過通信模塊進(jìn)行通信。
[0065]優(yōu)選的，CPU還對讀取的數(shù)據(jù)進(jìn)行處理，例如讀取三相電的相線電壓、2-100次諧波分量，有功功率，無功功率，功率因數(shù)等參數(shù)，讀取經(jīng)FPGA處理的由直流模擬量采集電路采集的溫度、濕度、壓力、流量參數(shù)，根據(jù)外部設(shè)置的起始時間Ttl每隔T。記錄一個采樣點，兩點間時間間隔為At，插值點數(shù)為α，插值之后的兩點間時間間隔為At/U+l)，借鑒matlab中曲線的繪制方法使曲線平滑，具體的插入點參數(shù)可通過外部接口設(shè)置。將樣點數(shù)據(jù)匯總成的數(shù)據(jù)曲線通過存儲器接口存儲到存儲器中供上級系統(tǒng)讀取。[0066]CPU通過PLC接口電路與電力線連接，實現(xiàn)電力線載波通信。在軟件上，PLC載波通信為一個獨立的任務(wù)，實現(xiàn)DLT645規(guī)約的解析。PLC通信方式的波特率為9600bps，發(fā)送和接收的數(shù)據(jù)長度均不能超過60字節(jié)，該任務(wù)內(nèi)對需要傳輸?shù)臄?shù)據(jù)進(jìn)行拆包重組，實現(xiàn)分中貞傳輸。
[0067]CPU與紅外通信模塊連接，接收和發(fā)送紅外脈沖信號，實現(xiàn)與手持終端的通信。
[0068]CPU通過RS485接口電路與上層平臺通信，以及與被監(jiān)測設(shè)備通信。物理接口為同一個，但根據(jù)數(shù)據(jù)編碼格式，自適應(yīng)識別通信模式。與上層平臺、電表通信遵從DLT645通信規(guī)約，與溫濕度采集設(shè)備遵從MODBUS協(xié)議，與控制器通信采用自定義規(guī)約。通過數(shù)據(jù)幀格式，在同一物理接口實現(xiàn)接入設(shè)備的自識別，將數(shù)據(jù)分配到不同的任務(wù)中處理。
[0069]CPU通過CAN接口電路實現(xiàn)與電機(jī)之間的交互。通信協(xié)議遵從J1939協(xié)議，對電機(jī)的運行狀況進(jìn)行監(jiān)控。根據(jù)能效分析模型，在系統(tǒng)超載或者發(fā)生不可預(yù)知故障時，停止電機(jī)工作，減少不必要的損失。
[0070]CPU通過UART接口與ZIGBEE通信模塊通信，ZIGBEE通信模塊一方面與CPU通信，另一方面實現(xiàn)ZIGBEE通信協(xié)議的解析。ZIGBEE傳輸頻段為2.4GHz，發(fā)送和接收的數(shù)據(jù)長度不超過242字節(jié)，CPU對應(yīng)的該任務(wù)實現(xiàn)數(shù)據(jù)的拆包和重組。
[0071]本發(fā)明實施例提出的電力能效監(jiān)測監(jiān)測方法中，系統(tǒng)工作按時間片并行執(zhí)行，保證各個任務(wù)的實時性。為了保證系統(tǒng)的高效性，還可以建立優(yōu)先級制度，例如在進(jìn)行關(guān)鍵數(shù)據(jù)處理或者運算分析時，為保證工作的完整性，該過程不可被打斷。
[0072]以上所述，僅為本發(fā)明較佳的【具體實施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉該技術(shù)的人在本發(fā)明所揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種電力能效監(jiān)測終端，其特征在于，包括: 處理器、基于FPGA的采集電路、存儲器接口電路以及通信模塊；其中，所述基于FPGA的采集電路、存儲器接口電路、通信模塊分別與所述處理器相連。
2.根據(jù)權(quán)利要求1所述的終端，其特征在于，所述基于FPGA的采集電路包括FPGA芯片、電能計量電路、直流模擬量采集電路、數(shù)字量輸入輸出電路，其中，所述電能計量電路、直流模擬量采集電路、數(shù)字量輸入輸出電路分別與FPGA芯片相連，所述FPGA芯片與所述處理器相連。
3.根據(jù)權(quán)利要求2所述的終端，其特征在于，所述電能計量電路包括電流互感器、與所述電流互感器相連的AD轉(zhuǎn)換器，所述AD轉(zhuǎn)換器連接所述FPGA芯片。
4.根據(jù)權(quán)利要求2所述的終端，其特征在于，所述FPGA芯片中的RAM為雙口RAM。
5.根據(jù)權(quán)利要求1至4中任一項所述的終端，其特征在于，所述通信模塊包括以下中的一種或多種=ZIGBEE通信模塊、CAN接口電路、RS485接口電路、紅外通信模塊、電力線載波通信接口電路。
6.根據(jù)權(quán)利要求1至4中任一項所述的終端，其特征在于，所述存儲器接口電路為SD卡接口電路。
7.根據(jù)權(quán)利要求1至4中任一項所述的終端，其特征在于，所述終端還包括與所述處理器相連的RTC時鐘電路。
8.一種電力能效監(jiān)測方法，其特征在于，包括: 基于FPGA的采集電路采集電力能效數(shù)據(jù)； 基于FPGA的采集電路將采集到的數(shù)據(jù)在RAM區(qū)中分塊存儲及進(jìn)行并行運算； 基于FPGA的采集電路通過地址映射控制單元內(nèi)的地址表，將運算后的數(shù)據(jù)存儲在對應(yīng)的雙口 RAM區(qū)中； 處理器從雙口 RAM區(qū)中讀取數(shù)據(jù)并通過通信模塊進(jìn)行通信。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述方法還包括: 處理器將讀取的數(shù)據(jù)生成為數(shù)據(jù)曲線； 處理器將數(shù)據(jù)曲線通過存儲器接口存儲到存儲器。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，處理器將讀取的數(shù)據(jù)生成為數(shù)據(jù)曲線，包括: 根據(jù)起始時間每隔預(yù)設(shè)時間間隔記錄采樣點，相鄰采樣點之間的時間間隔為At; 對采樣點進(jìn)行插值操作，插值點數(shù)為α，插值之后的兩點間時間間隔為At/(a+l)； 根據(jù)插值操作后的數(shù)據(jù)生成數(shù)據(jù)曲線。
11.根據(jù)權(quán)利要求8至10中任一項所述的方法，其特征在于，所述通信模塊包括以下中的一種或多種=ZIGBEE通信模塊、CAN接口電路、RS485接口電路、紅外通信模塊、電力線載波通信接口電路。
【文檔編號】G01R22/10GK103675440SQ201310192429
【公開日】2014年3月26日 申請日期:2013年5月22日 優(yōu)先權(quán)日:2013年5月22日
【發(fā)明者】劉瑞, 李濤, 亓學(xué)慶, 賈偉, 陳志濤, 陳河, 李明 申請人:國家電網(wǎng)公司, 北京南瑞智芯微電子科技有限公司