一種fpga芯片的錯(cuò)誤檢測(cè)電路的制作方法
【專利摘要】本實(shí)用新型涉及一種FPGA芯片，包括：互連結(jié)構(gòu)（xbar）和位于互連結(jié)構(gòu)中的第一級(jí)錯(cuò)誤檢測(cè)單元，互連結(jié)構(gòu)包括多個(gè)多路復(fù)用器，第一級(jí)錯(cuò)誤檢測(cè)單元包括邏輯電路，其中，所述互連結(jié)構(gòu)的多個(gè)多路復(fù)用器接收輸入的數(shù)字激勵(lì)信號(hào)并輸出第一數(shù)字信號(hào)，所述第一級(jí)錯(cuò)誤檢測(cè)單元基于邏輯電路對(duì)輸入的第一數(shù)字信號(hào)進(jìn)行邏輯運(yùn)算并輸出第二數(shù)字信號(hào)作為檢測(cè)信號(hào)，由此判斷互連結(jié)構(gòu)中是否存在錯(cuò)誤。該FPGA芯片在進(jìn)行錯(cuò)誤檢測(cè)時(shí)無需考慮互連單元之間的互連關(guān)系和互連特點(diǎn)來設(shè)計(jì)不用的用例，并確保每個(gè)互連單元的所有路徑都可被測(cè)試。
【專利說明】—種FPGA芯片的錯(cuò)誤檢測(cè)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA芯片，更具體的講涉及FPGA芯片的錯(cuò)誤檢測(cè)電路。
【背景技術(shù)】
[0002]在生產(chǎn)測(cè)試中，要對(duì)芯片的每條路徑進(jìn)行固定故障檢測(cè)，以保證芯片中的每條路徑都無錯(cuò)誤單元。對(duì)于FPGA芯片，由于其80%的面積為互連單元，要保證在有限的配置條件下每條互連路徑都測(cè)試到。為完成這類測(cè)試，可以根據(jù)互連結(jié)構(gòu)的特點(diǎn)，設(shè)計(jì)專門的軟件算法，在一次配置下，盡可能多的測(cè)試到更多的路徑，這種做法的優(yōu)點(diǎn)是可以很快的得到大量的測(cè)試用例，缺點(diǎn)是很難達(dá)到100%的覆蓋率。也可以根據(jù)互連結(jié)構(gòu)的特點(diǎn)，手工的創(chuàng)建測(cè)試用例，其優(yōu)點(diǎn)是每個(gè)例子都是有規(guī)律可循的，可以方便的得知哪些路徑還未測(cè)試到，容易達(dá)到100%的測(cè)試覆蓋率，其缺點(diǎn)是手工創(chuàng)建用例耗時(shí)較長(zhǎng)。無論是軟件算法實(shí)現(xiàn)還是手工創(chuàng)建，都需要根據(jù)互連結(jié)構(gòu)的特點(diǎn)來設(shè)計(jì)每個(gè)例子的繞線路徑，且每個(gè)例子的結(jié)果要可觀測(cè)，可通過JTAG掃描鏈或通過IO輸出。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供能夠克服以上問題的FPGA芯片。
[0004]本發(fā)明提供了一種FPGA芯片，包括:互連結(jié)構(gòu)(xbar)和位于互連結(jié)構(gòu)中的第一級(jí)錯(cuò)誤檢測(cè)單元，互連結(jié)構(gòu)包括多個(gè)多路復(fù)用器，第一級(jí)錯(cuò)誤檢測(cè)單元包括邏輯電路，其中，所述互連結(jié)構(gòu)的多個(gè)多路復(fù)用器接收輸入的數(shù)字激勵(lì)信號(hào)并輸出第一數(shù)字信號(hào)，所述第一級(jí)錯(cuò)誤檢測(cè)單元基于邏輯電路對(duì)輸入的第一數(shù)字信號(hào)進(jìn)行邏輯運(yùn)算并輸出第二數(shù)字信號(hào)作為檢測(cè)信號(hào)，由此判斷互連結(jié)構(gòu)是否存在錯(cuò)誤。
[0005]輸入互連結(jié)構(gòu)的多個(gè)多路復(fù)用器的數(shù)字激勵(lì)信號(hào)相同。第一級(jí)錯(cuò)誤檢測(cè)單元的邏輯電路包括與非門以及或非門。
[0006]FPGA芯片包括至少另一級(jí)錯(cuò)誤檢測(cè)單元，所述至少另一極錯(cuò)誤檢測(cè)單元包括邏輯電路，所述邏輯電路對(duì)第一級(jí)錯(cuò)誤檢測(cè)單元輸出的第二數(shù)字信號(hào)進(jìn)行邏輯運(yùn)算并輸出第三數(shù)字信號(hào)作為檢測(cè)信號(hào)。
【專利附圖】

【附圖說明】
[0007]下面通過附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。附圖中，
[0008]圖1是本發(fā)明實(shí)施例的錯(cuò)誤檢測(cè)電路的結(jié)構(gòu)示意圖；
[0009]圖2是圖1所示的第一級(jí)錯(cuò)誤檢測(cè)單元的電路圖；
[0010]圖3是圖1所示的第二級(jí)錯(cuò)誤檢測(cè)單元的電路圖；
[0011]圖4是本發(fā)明實(shí)施例的錯(cuò)誤檢測(cè)單元在FPGA芯片上的應(yīng)用結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0012]圖1是本發(fā)明實(shí)施例的錯(cuò)誤檢測(cè)電路的結(jié)構(gòu)示意圖。如圖1所示，該錯(cuò)誤檢測(cè)電路包括兩級(jí)錯(cuò)誤檢測(cè)單元。
[0013]第一級(jí)錯(cuò)誤檢測(cè)單元包括多個(gè)錯(cuò)誤檢測(cè)單元11。每一個(gè)錯(cuò)誤檢測(cè)單元11對(duì)應(yīng)于一個(gè)FPGA基本互連單元(xbar)。每一個(gè)錯(cuò)誤檢測(cè)單元11與對(duì)應(yīng)的一個(gè)基本互聯(lián)單元(xbar)電連接。FPGA基本互連單元(xbar)可以包括多個(gè)多路復(fù)用器。通過向FPGA基本互連單元輸入相同的數(shù)字激勵(lì)信號(hào)，F(xiàn)PGA互連單元產(chǎn)生多組O或I的數(shù)字信號(hào)。錯(cuò)誤檢測(cè)單元11包括與非門和或非門，與非門和或非門分別與多組多路復(fù)用器相連接。前述數(shù)字信號(hào)輸入錯(cuò)誤檢測(cè)單元11的與非門和或非門產(chǎn)生兩組數(shù)字信號(hào)作為輸出信號(hào)。多個(gè)錯(cuò)誤檢測(cè)單元11的輸出信號(hào)作為第一級(jí)錯(cuò)誤檢測(cè)單元的輸出信號(hào)，第一級(jí)錯(cuò)誤檢測(cè)單元的輸出信號(hào)作為第二級(jí)錯(cuò)誤檢測(cè)單元的輸入信號(hào)。
[0014]第二級(jí)錯(cuò)誤檢測(cè)單元12也可包括一個(gè)與非門和一個(gè)或非門，并與第一級(jí)錯(cuò)誤檢測(cè)單元電連接，與非門連接第一級(jí)錯(cuò)誤檢測(cè)單元中的全部錯(cuò)誤檢測(cè)單元11的輸出信號(hào)進(jìn)行與非運(yùn)算輸出一組數(shù)字信號(hào)，或非門連接第一級(jí)錯(cuò)誤檢測(cè)單元中的全部錯(cuò)誤檢測(cè)單元11的輸出信號(hào)進(jìn)行或非運(yùn)算輸出另一組數(shù)字信號(hào)，這兩組數(shù)字信號(hào)作為第二級(jí)錯(cuò)誤檢測(cè)單元的輸出信號(hào)，該輸出信號(hào)輸入數(shù)字信號(hào)檢測(cè)器對(duì)檢測(cè)結(jié)果進(jìn)行觀測(cè)。
[0015]本發(fā)明實(shí)施例中的錯(cuò)誤檢測(cè)單元不需要考慮互聯(lián)單元之間的互聯(lián)關(guān)系和設(shè)計(jì)特點(diǎn)，通過給芯片中的每組多路復(fù)用器輸入相同的激勵(lì)信號(hào)產(chǎn)生多組數(shù)字信號(hào)并將產(chǎn)生的數(shù)字信號(hào)輸入錯(cuò)誤檢測(cè)單元，觀測(cè)錯(cuò)誤檢測(cè)單元中邏輯電路與非門和或非門輸出的數(shù)字信號(hào)可對(duì)測(cè)試芯片進(jìn)行檢測(cè)。
[0016]圖2是圖1所示的第一級(jí)錯(cuò)誤檢測(cè)單元的電路圖。如圖2所示，這是圖1的第一級(jí)錯(cuò)誤檢測(cè)單元中的一個(gè)錯(cuò)誤檢測(cè)單元的電路圖。在圖中有由上到下排列的多組(行)多路復(fù)用器，每組多路復(fù)用器至少包括一個(gè)多路復(fù)用器。這幾組多路復(fù)用器構(gòu)成一個(gè)FPGA基本互連單元，也就是測(cè)試對(duì)象。
[0017]在每組多路復(fù)用器中輸入相同的數(shù)字激勵(lì)信號(hào)，其中數(shù)字激勵(lì)信號(hào)為一組01序列，該數(shù)字激勵(lì)信號(hào)輸入每組多路復(fù)用器產(chǎn)生一組數(shù)字信號(hào)。當(dāng)每組多路復(fù)用器中無錯(cuò)誤單元時(shí)輸入的數(shù)字信號(hào)和每組多路復(fù)用器輸出的數(shù)字信號(hào)相一致。每多路復(fù)用器產(chǎn)生的數(shù)字信號(hào)分別輸入到與非門以及或非門的輸入端并產(chǎn)生輸出信號(hào)。
[0018]在一個(gè)例子中，第一組多路復(fù)用器包括一個(gè)錯(cuò)誤單元，該錯(cuò)誤單元的輸出恒鎖定為I。當(dāng)數(shù)字激勵(lì)信號(hào)為I時(shí)，數(shù)字激勵(lì)信號(hào)輸入多組多路復(fù)用器中并產(chǎn)生數(shù)字信號(hào)，第一組多路復(fù)用器輸出數(shù)字信號(hào)1，其它幾組多路復(fù)用器輸出也為1，。數(shù)字信號(hào)輸入到與非門和或非門的輸入端，其輸出信號(hào)均為O。
[0019]當(dāng)數(shù)字激勵(lì)信號(hào)為O時(shí)，數(shù)字激勵(lì)信號(hào)輸入四組多路復(fù)用器中并產(chǎn)生數(shù)字信號(hào)，第一組多路復(fù)用器輸出數(shù)字信號(hào)1，其它幾組多路復(fù)用器輸出也為O。數(shù)字信號(hào)輸入到與非門和或非門的輸入端，其中與非門輸出信號(hào)為1，或非門輸出信號(hào)為O。
[0020]在又一個(gè)例子中，四組多路復(fù)用器均無錯(cuò)誤單元。當(dāng)數(shù)字激勵(lì)信號(hào)為I時(shí)，幾組多路復(fù)用器輸出的數(shù)字信號(hào)均為1，該數(shù)字信號(hào)輸入到與非門和或非門，其輸出信號(hào)均為O。
[0021]當(dāng)數(shù)字激勵(lì)信號(hào)為O時(shí)，幾組多路復(fù)用器輸出的數(shù)字信號(hào)均為0，該數(shù)字信號(hào)輸入到與非門和或非門的輸入端，其輸出信號(hào)均為I。
[0022]由此可見，當(dāng)輸入一組數(shù)字激勵(lì)信號(hào)(O和1)，與非門和或非門的輸出信號(hào)均為O或均為I時(shí)，被檢測(cè)的四組多路復(fù)用器無錯(cuò)誤單元。[0023]需要指出的是，錯(cuò)誤檢測(cè)單元中使用的與非門以及或非門為最簡(jiǎn)設(shè)計(jì)，但也可以使用別的邏輯單元或在與非門以及或非門的基礎(chǔ)上添加其他的邏輯單元以達(dá)到相同的檢測(cè)效果。
[0024]圖3是圖1所示的第二級(jí)錯(cuò)誤檢測(cè)單元的電路圖。如圖3所示，第二級(jí)錯(cuò)誤檢測(cè)單元包括與非門Q3和或非門S3，其中與非門Q1、或非門SI以及與非門Q2、或非門S2分別屬于第一級(jí)錯(cuò)誤檢測(cè)單元的兩個(gè)錯(cuò)誤檢測(cè)單元。
[0025]與非門Q1、Q2和或非門S1、S2輸出的數(shù)字信號(hào)分別輸入與非門Q3和或非門S3的輸入端，與非門Q3和或非門S3通過輸入的數(shù)字信號(hào)產(chǎn)生輸出信號(hào)。
[0026]在一個(gè)例子中，與非門Ql和或非門SI對(duì)應(yīng)的互連結(jié)構(gòu)中有錯(cuò)誤單元，該錯(cuò)誤單元輸出恒鎖定為0，與非門Q2和或非門S2對(duì)應(yīng)的互連結(jié)構(gòu)中無錯(cuò)誤單元。
[0027]當(dāng)數(shù)字激勵(lì)信號(hào)為I時(shí)，與非門Ql輸出的數(shù)字信號(hào)為1，或非門SI輸出的數(shù)字信號(hào)為O ;與非門Q2和或非門S2輸出的數(shù)字信號(hào)均為O。與非門Q3輸入的數(shù)字信號(hào)為1、0、
0、0，其輸出數(shù)字信號(hào)為I ;或非門S3輸入的數(shù)字信號(hào)為1、0、0、0，其輸出數(shù)字信號(hào)為O。
[0028]當(dāng)數(shù)字激勵(lì)信號(hào)為O時(shí)，與非門Ql和或非門SI輸出的數(shù)字信號(hào)均為I;與非門Q2和或非門S2輸出的數(shù)字信號(hào)均為I。與非門Q3輸入的數(shù)字信號(hào)為1、1、1、1，其輸出數(shù)字信號(hào)為O ;或非門S3輸入的數(shù)字信號(hào)為1、1、1、1，其輸出數(shù)字信號(hào)為O。
[0029]在另一個(gè)例子中，與非門Q1、或非門SI對(duì)應(yīng)的互連結(jié)構(gòu)和與非門Q2、或非門S2對(duì)應(yīng)的互連結(jié)構(gòu)均無錯(cuò)誤單元。
[0030]當(dāng)數(shù)字激勵(lì)信號(hào)為I時(shí)，與非門Ql和或非門SI輸出的數(shù)字信號(hào)均為O ;與非門Q2和或非門S2輸出的數(shù)字信號(hào)均為O。與非門Q3輸入的數(shù)字信號(hào)為0、0、0、0，其輸出數(shù)字信號(hào)為I ;或非門S3輸入的數(shù)字信號(hào)為0、0、0、0，其輸出數(shù)字信號(hào)為I。
[0031]同理，當(dāng)數(shù)字激勵(lì)信號(hào)為O時(shí)，與非門Q2和或非門S2輸出的數(shù)字信號(hào)均為I ;與非門Q2和或非門S2輸出的數(shù)字信號(hào)均為I。與非門Q3輸入的數(shù)字信號(hào)為1、1、1、1，其輸出數(shù)字信號(hào)為O ;或非門S3輸入的數(shù)字信號(hào)為1、1、1、1，其輸出數(shù)字信號(hào)為O。
[0032]故當(dāng)?shù)诙?jí)錯(cuò)誤檢測(cè)單元輸出的一組數(shù)字信號(hào)不全為I和O時(shí)，檢測(cè)芯片內(nèi)有錯(cuò)誤單元。
[0033]圖4是本發(fā)明實(shí)施例的錯(cuò)誤檢測(cè)單元在FPGA芯片上的應(yīng)用結(jié)構(gòu)示意圖。如圖4所示，該FPGA芯片是由基本的單元PLB (可編程邏輯塊)組成。PLB由基本邏輯單元(LE)和基本互連單元(xbar)組成。
[0034]在一個(gè)PLB模塊中包括16個(gè)PLB單元，數(shù)字激勵(lì)信號(hào)可通過同一個(gè)I/O端口輸入到該P(yáng)LB模塊并驅(qū)動(dòng)所有的PLB單元。每個(gè)PLB單元的右側(cè)均有一個(gè)錯(cuò)誤檢測(cè)單元,該錯(cuò)誤檢測(cè)單元包括一個(gè)與非門以及一個(gè)或非門，16個(gè)錯(cuò)誤檢測(cè)單元構(gòu)成了第一級(jí)錯(cuò)誤檢測(cè)單元。第一級(jí)錯(cuò)誤檢測(cè)單元通過輸入互聯(lián)單元的輸出信號(hào)產(chǎn)生數(shù)字信號(hào)。在豎向相鄰的PLB模塊的接縫處為第二級(jí)錯(cuò)誤檢測(cè)單元，第二級(jí)錯(cuò)誤檢測(cè)單元包括一個(gè)與非門以及一個(gè)或非門。兩組豎向相鄰的第一級(jí)錯(cuò)誤檢測(cè)單元產(chǎn)生的數(shù)字信號(hào)分別輸入到接縫處的第二級(jí)錯(cuò)誤檢測(cè)單元中的與非門以及或非門并輸出信號(hào)，該輸出信號(hào)通過數(shù)字信號(hào)檢測(cè)器來判斷被測(cè)FPGA芯片是否存在錯(cuò)誤單元。
[0035]由于本發(fā)明中的錯(cuò)誤檢測(cè)單元僅通過互連單元中多路復(fù)用器的輸出信號(hào)來檢測(cè)FPGA芯片中是否存在錯(cuò)誤單元，即互連單元中單輸入端口多輸出端口的多路復(fù)用器和多輸入端口單輸出端口的多路復(fù)用器均可通過檢測(cè)輸出信號(hào)來判斷是否存在錯(cuò)誤單元。故本發(fā)明中的錯(cuò)誤檢測(cè)單元無需考慮互連單元之間的互連特點(diǎn)。
[0036]前文結(jié)合兩級(jí)錯(cuò)誤檢測(cè)單元對(duì)本發(fā)明的實(shí)施例作了描述，但是本領(lǐng)域的技術(shù)人員意識(shí)到，本發(fā)明不限于此，一級(jí)或者更多級(jí)錯(cuò)誤檢測(cè)單元也應(yīng)當(dāng)是可行的，而不應(yīng)被視為偏離本發(fā)明的范疇。
[0037]以上所述的【具體實(shí)施方式】，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的【具體實(shí)施方式】而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種FPGA芯片，包括:互連結(jié)構(gòu)(Xbar)和位于互連結(jié)構(gòu)中的第一級(jí)錯(cuò)誤檢測(cè)單元，互連結(jié)構(gòu)與位于互連結(jié)構(gòu)中的第一級(jí)錯(cuò)誤檢測(cè)單元電連接，互連結(jié)構(gòu)包括多個(gè)多路復(fù)用器，第一級(jí)錯(cuò)誤檢測(cè)單元包括邏輯電路。
2.根據(jù)權(quán)利要求1所述的FPGA芯片，其特征在于所述第一級(jí)錯(cuò)誤檢測(cè)單元的邏輯電路包括與非門以及或非門。
3.根據(jù)權(quán)利要求1所述的FPGA芯片，其特征在于所述FPGA芯片包括至少另一級(jí)錯(cuò)誤檢測(cè)單元，所述至少另一極錯(cuò)誤檢測(cè)單元包括邏輯電路，并與位于互連結(jié)構(gòu)中的第一級(jí)錯(cuò)誤檢測(cè)單元電連接。
【文檔編號(hào)】G01R31/3185GK203688761SQ201320356663
【公開日】2014年7月2日 申請(qǐng)日期:2013年6月20日 優(yōu)先權(quán)日:2013年6月20日
【發(fā)明者】崔運(yùn)東, 張揚(yáng)揚(yáng), 劉明 申請(qǐng)人:京微雅格（北京）科技有限公司