一種基于fpga的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)的制作方法
【專利摘要】一種基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)。其包括FPGA芯片、兩片SDRAM芯片、FLASH芯片、陀螺/加速度傳感器、磁傳感器、電平轉(zhuǎn)換芯片、顯示模塊、通信接口、外部存儲(chǔ)器和電源模塊。本發(fā)明效果：使用一片F(xiàn)PGA芯片完成傳感器數(shù)據(jù)采集、數(shù)據(jù)通訊及算法運(yùn)算，使用一片F(xiàn)LASH芯片存儲(chǔ)FPGA的配置數(shù)據(jù)和應(yīng)用程序，具有較高系統(tǒng)集成度，提高了系統(tǒng)可靠性。在構(gòu)建片上系統(tǒng)時(shí)，采用多種類型的總線連接處理器核和片上外圍接口，并采用FPGA內(nèi)部RAM存儲(chǔ)應(yīng)用程序的“數(shù)據(jù)段”和“堆棧段”，提高了處理器核執(zhí)行效率。通過(guò)三維姿態(tài)角試驗(yàn)可看出，該系統(tǒng)從傳感器數(shù)據(jù)采集到姿態(tài)解算的時(shí)間僅為360us。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于姿態(tài)檢測(cè)【技術(shù)領(lǐng)域】，特別是涉及一種基于FPGA的小型便攜式多傳感 器姿態(tài)檢測(cè)系統(tǒng)。 -種基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)

【背景技術(shù)】
[0002] 慣性導(dǎo)航系統(tǒng)具有自主性、高隱蔽性、抗干擾等特點(diǎn)，是航空航天和軍事領(lǐng)域重要 的導(dǎo)航系統(tǒng)，其特點(diǎn)也是其它導(dǎo)航系統(tǒng)無(wú)法比擬的。隨著微機(jī)電系統(tǒng)（MEMS)的快速發(fā)展， 出現(xiàn)了新一代微型陀螺儀和加速度計(jì)，降低了慣性傳感器的制造成本，慣性導(dǎo)航系統(tǒng)發(fā)展 前景一片大好。為了使慣性導(dǎo)航系統(tǒng)在民用領(lǐng)域迅速推廣，有必要設(shè)計(jì)一種低功耗、便攜式 的小型硬件平臺(tái)，實(shí)現(xiàn)慣導(dǎo)系統(tǒng)的功能。


【發(fā)明內(nèi)容】

[0003] 為了解決上述問(wèn)題，本發(fā)明的目的在于提供一種基于FPGA的小型便攜式多傳感 器姿態(tài)檢測(cè)系統(tǒng)。
[0004] 為了達(dá)到上述目的，本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系 統(tǒng)包括：FPGA芯片、兩片SDRAM芯片、FLASH芯片、陀螺/加速度傳感器、磁傳感器、電平轉(zhuǎn)換 芯片、顯示模塊、通信接口、外部存儲(chǔ)器和電源模塊；其中：FPGA芯片為本系統(tǒng)的控制運(yùn)算 中心，其分別與兩片SDRAM芯片、FLASH芯片、陀螺/加速度傳感器、電平轉(zhuǎn)換芯片、顯示模 塊、通信接口、外部存儲(chǔ)器相連接，電平轉(zhuǎn)換芯片與磁傳感器相連接，通信接口與上位機(jī)相 連接，電源模塊為供電電源，其與本系統(tǒng)中的各用電部件相連接。
[0005] 所述的電源模塊由鋰電池和電平轉(zhuǎn)換芯片組成；所述的通信接口為與外部設(shè)備進(jìn) 行數(shù)據(jù)交換的通信接口，采用MAX3222通信接口芯片；所述的顯示模塊為液晶顯示器，采 用液晶屏IXD2004 ;外部存儲(chǔ)器由SD卡組成。
[0006] 所述的陀螺/加速度傳感器為MEMS傳感器，采用ADIS16385,磁傳感器采用 HMR3300,所述的電平轉(zhuǎn)換芯片采用74LVC4245 ;所述的SDRAM芯片采用CY7C102UFLASH芯 片采用W25Q80 ;所述的FPGA芯片為現(xiàn)場(chǎng)可編程門(mén)陣列器件，采用Xilinx公司的XC6SLX9芯 片。
[0007] 所述的FPGA芯片的內(nèi)部片上系統(tǒng)包括：處理器核、SPI_A接口、SPI_F接口、SPI_S 接口、UART_H接口、UART_U接口、AXI_P總線、AXI_E總線、存儲(chǔ)器控制器、LMB總線、BRAM_0 控制器、BRAM_1控制器、BRAMJ)存儲(chǔ)器、BRAM_1存儲(chǔ)器、FSL總線、顯示控制器；
[0008] 其中：處理器核通過(guò)AXI_P總線與SPI_A接口、UART_H接口、SPI_F接口、UART_U 接口和SPI_S接口相連接，SPI_A接口與陀螺/加速度傳感器相連接；UART_H接口通過(guò)電平 轉(zhuǎn)換芯片與磁傳感器相連接；SPI_F接口與FLASH芯片相連接；UART_U接口通過(guò)通信接口 與上位機(jī)相連接；SPI_S接口與外部存儲(chǔ)器相連接。
[0009] 所述的處理器核還通過(guò)AXI_E總線與存儲(chǔ)器控制器相連接，存儲(chǔ)器控制器通過(guò)32 位總線與兩片SDRAM芯片連接；
[0010] 所述的處理器核還通過(guò)LMB總線分別與BRAM_0控制器和BRAM_1控制器相連接， BRAM_0控制器與BRAM_0存儲(chǔ)器連接，BRAM_1控制器與BRAM_1存儲(chǔ)器相連接；
[0011] 處理器核還通過(guò)FSL總線與顯示控制器相連接，顯示控制器與顯示模塊連接。
[0012] 所述的SPI_A接口是標(biāo)準(zhǔn)的SPI接口，所述的UART_H接口是標(biāo)準(zhǔn)的RS232接口， 所述的SPI_F接口是標(biāo)準(zhǔn)的SPI接口，所述的UART_U接口是標(biāo)準(zhǔn)RS232接口，所述的SPI_ S接口是標(biāo)準(zhǔn)的SPI接口。
[0013] 所述的BRAM_0存儲(chǔ)器是FPGA芯片的內(nèi)部RAM，所述的BRAM_1存儲(chǔ)器是FPGA芯片 的內(nèi)部RAM。
[0014] 本發(fā)明以導(dǎo)航系統(tǒng)中不可或缺的姿態(tài)檢測(cè)系統(tǒng)為問(wèn)題切入點(diǎn)，構(gòu)建了以MEMS慣 性器件、電子羅盤(pán)為傳感器，F(xiàn)PGA為運(yùn)算核心的導(dǎo)航計(jì)算平臺(tái)，并研究了一種姿態(tài)檢測(cè)系統(tǒng) 的多傳感器數(shù)據(jù)融合方法。
[0015] 本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)的效果：該姿態(tài) 檢測(cè)系統(tǒng)使用一片F(xiàn)PGA芯片完成傳感器數(shù)據(jù)采集、數(shù)據(jù)通訊及算法運(yùn)算，并且使用一片 FLASH芯片存儲(chǔ)FPGA的配置數(shù)據(jù)和應(yīng)用程序，具有較高的系統(tǒng)集成度，提高了系統(tǒng)可靠性。 在構(gòu)建片上系統(tǒng)時(shí)，考慮到處理器核的流水線工作方式，采用多種類型的總線連接處理器 核和片上外圍接口，并采用FPGA內(nèi)部RAM存儲(chǔ)應(yīng)用程序的"數(shù)據(jù)段"和"堆棧段"，提高了處 理器核的執(zhí)行效率。通過(guò)三維姿態(tài)角試驗(yàn)可以看出，該姿態(tài)檢測(cè)系統(tǒng)從傳感器數(shù)據(jù)采集到 姿態(tài)解算的時(shí)間僅為360us。

【專利附圖】

【附圖說(shuō)明】
[0016] 圖1為本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)的組成示意 圖。
[0017] 圖2為本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)中FPGA芯片 的內(nèi)部結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0018] 下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿 態(tài)檢測(cè)系統(tǒng)進(jìn)行詳細(xì)說(shuō)明。
[0019] 如圖1所示，本發(fā)明提供的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)包括： FPGA芯片1、兩片SDRAM芯片2、FLASH芯片3、陀螺/加速度傳感器4、磁傳感器5、電平轉(zhuǎn) 換芯片6、顯示模塊7、通信接口 8、外部存儲(chǔ)器9和電源模塊10 ;其中：FPGA芯片1為本系 統(tǒng)的控制運(yùn)算中心，其分別與兩片SDRAM芯片2、FLASH芯片3、陀螺/加速度傳感器4、電平 轉(zhuǎn)換芯片6、顯示模塊7、通信接口 8、外部存儲(chǔ)器9相連接，電平轉(zhuǎn)換芯片6與磁傳感器5相 連接，通信接口 8與上位機(jī)相連接，電源模塊10為供電電源，其與本系統(tǒng)中的各用電部件相 連接。
[0020] 所述的陀螺/加速度傳感器4、磁傳感器5和電平轉(zhuǎn)換芯片6組成傳感器模塊，陀 螺/加速度傳感器4負(fù)責(zé)采集載體的轉(zhuǎn)動(dòng)角速率，磁傳感器5負(fù)責(zé)采集地磁場(chǎng)強(qiáng)度，電平轉(zhuǎn) 換芯片6負(fù)責(zé)將磁傳感器5的5v端口電平轉(zhuǎn)換成3. 3v，便于和FPGA芯片1進(jìn)行數(shù)據(jù)通訊；
[0021] 所述的FPGA芯片1、SDRAM芯片2、FLASH芯片3組成運(yùn)算模塊，F(xiàn)PGA芯片1負(fù)責(zé) 數(shù)據(jù)采集、算法運(yùn)算及數(shù)據(jù)通訊，SDRAM芯片2負(fù)責(zé)存儲(chǔ)FPGA芯片1執(zhí)行過(guò)程中的程序代 碼，它具有讀寫(xiě)速度快、掉電數(shù)據(jù)易失的特點(diǎn)，系統(tǒng)中使用了兩片SDRAM芯片2將數(shù)據(jù)總線 擴(kuò)展到32位，可以有效提高數(shù)據(jù)讀寫(xiě)效率，F(xiàn)LASH芯片3負(fù)責(zé)存儲(chǔ)FPGA芯片1的配置信息 和FPGA芯片1執(zhí)行的程序代碼，它具有掉電數(shù)據(jù)不丟失的特點(diǎn)，當(dāng)系統(tǒng)上電后，F(xiàn)PGA芯片1 的配置信息和SDRAM芯片2中的程序代碼都需要從該芯片中讀?。?br> [0022] 電源模塊10由鋰電池和電平轉(zhuǎn)換芯片組成，鋰電池提供的電壓是7. 4v，電平轉(zhuǎn)換 芯片負(fù)責(zé)將鋰電池電壓轉(zhuǎn)換成5V、3. 3V和1. 2V，以供系統(tǒng)其他模塊正常工作；
[0023] 通信接口 8為與外部設(shè)備進(jìn)行數(shù)據(jù)交換的通信接口，采用MAX3222通信接口芯片， 用于和上位機(jī)通信；
[0024] 顯示模塊7為液晶顯示器，采用液晶屏IXD2004,用于顯示運(yùn)算模塊解算得到的姿 態(tài)參數(shù)；
[0025] 外部存儲(chǔ)器9由SD卡組成，用于存儲(chǔ)經(jīng)過(guò)運(yùn)算模塊解算得到的姿態(tài)參數(shù)。
[0026] 所述的陀螺/加速度傳感器4為MEMS傳感器，采用ADIS16385,磁傳感器5采用 HMR3300,所述的電平轉(zhuǎn)換芯片6采用74LVC4245。
[0027] 所述的 SDRAM 芯片 2 采用 CY7C1021、FLASH 芯片 3 采用 W25Q80。
[0028] 所述的FPGA芯片1為現(xiàn)場(chǎng)可編程門(mén)陣列器件，采用Xilinx公司的XC6SLX9芯片； 為了使FPGA器件具有算法運(yùn)算功能，需要構(gòu)建片上系統(tǒng)，如圖2所示；所述的FPGA芯片1的 內(nèi)部片上系統(tǒng)包括：處理器核l〇l、SPI_A接口 102、SPI_F接口 104、SPI_S接口 116、UART_ Η接口 103、UART_U接口 105、AXI_P總線106、AXI_E總線107、存儲(chǔ)器控制器108、LMB總線 109、BRAM_0 控制器 110、BRAM_1 控制器 112、BRAM_0 存儲(chǔ)器 111、BRAM_1 存儲(chǔ)器 113、FSL· 總 線114、顯示控制器115;
[0029] 其中：處理器核 101 通過(guò)AXI_P 總線 106 與 SPI_A接口 102、UART_H接口 103、SPI_ F接口 104、UART_U接口 105和SPI_S接口 116相連接，SPI_A接口 102與陀螺/加速度傳 感器4相連接；UART_H接口 103通過(guò)電平轉(zhuǎn)換芯片6與磁傳感器5相連接；SPI_F接口 104 與FLASH芯片3相連接；UART_U接口 105通過(guò)通信接口 8與上位機(jī)相連接；SPI_S接口 116 與外部存儲(chǔ)器9相連接；
[0030] 處理器核101還通過(guò)AXI_E總線107與存儲(chǔ)器控制器108相連接，存儲(chǔ)器控制器 108通過(guò)32位總線與兩片SDRAM芯片2連接；
[0031] 處理器核101還通過(guò)LMB總線109分別與BRAM_0控制器110和BRAM_1控制器 112相連接，BRAM_0控制器110與BRAM_0存儲(chǔ)器111連接，BRAM_1控制器112與BRAM_1 存儲(chǔ)器113相連接；
[0032] 處理器核101還通過(guò)FSL總線114與顯示控制器115相連接，顯示控制器115與 顯示模塊7連接。
[0033] 所述的處理器核101采用Xilinx公司的軟處理器核MicroBlaze，負(fù)責(zé)程序指令的 取指、解碼及執(zhí)行。
[0034] 所述的SPI_A接口 102是標(biāo)準(zhǔn)的SPI接口，用于處理器核101控制陀螺/加速度 傳感器4的工作模式，并采集它的數(shù)據(jù)。
[0035] 所述的UART_H接口 103是標(biāo)準(zhǔn)的RS232接口，用于處理器核101采集磁傳感器5 的數(shù)據(jù)。
[0036] 所述的SPI_F接口 104是標(biāo)準(zhǔn)的SPI接口，用于處理器核101讀寫(xiě)FLASH芯片3 中存儲(chǔ)的應(yīng)用程序。
[0037] 所述的UART_U接口 105是標(biāo)準(zhǔn)RS232接口，用于處理器核101將姿態(tài)參數(shù)上傳給 上位機(jī)。
[0038] 所述的AXI_P總線106是一種高性能片上系統(tǒng)總線，用于處理器核101訪問(wèn)片上 外設(shè)。
[0039] 所述的AXI_E總線107和AXI_P總線106是同類型總線，是處理器核101訪問(wèn)存 儲(chǔ)器控制器108的專用通道。
[0040] 所述的存儲(chǔ)器控制器108等效于SDRAM芯片2的硬件驅(qū)動(dòng)器。
[0041] 所述的LMB總線109是一種本地存儲(chǔ)器訪問(wèn)總線，可實(shí)現(xiàn)對(duì)BRAM_0存儲(chǔ)器111和 BRAM_1存儲(chǔ)器113的高速訪問(wèn)。
[0042] 所述的BRAM_0控制器110用于控制BRAM_0存儲(chǔ)器111。
[0043] 所述的BRAM_1控制器112用于控制BRAM_1存儲(chǔ)器113。
[0044] 所述的BRAM_0存儲(chǔ)器111是FPGA芯片1的內(nèi)部RAM，具有較高的訪問(wèn)速率，用于 存儲(chǔ)引導(dǎo)加載程序。
[0045] 所述的BRAM_1存儲(chǔ)器113是FPGA芯片1的內(nèi)部RAM，具有較高的訪問(wèn)速率，用于 存儲(chǔ)應(yīng)用程序的"數(shù)據(jù)段"和"堆棧段"。
[0046] 所述的FSL總線114是一種單向通道總線接口，用于處理器核101對(duì)顯示控制器 115的快速訪問(wèn)。
[0047] 所述的顯示控制器115是由VHDL語(yǔ)言編寫(xiě)的用戶自定義IP核，用于將處理器核 101對(duì)顯示模塊7的操作命令進(jìn)行解碼，從而得到顯示模塊7的操作時(shí)序。
[0048] 所述的SPI_S接口 116是標(biāo)準(zhǔn)的SPI接口，用于處理器核101對(duì)外部存儲(chǔ)器9的 數(shù)據(jù)讀寫(xiě)。
[0049] 針對(duì)上述系統(tǒng)的軟件開(kāi)發(fā)主要包含引導(dǎo)加載程序和應(yīng)用程序，軟件實(shí)現(xiàn)過(guò)程如 下：系統(tǒng)上電后，F(xiàn)PGA芯片1讀取FLASH芯片3中的配置數(shù)據(jù)，實(shí)現(xiàn)片上系統(tǒng)的構(gòu)建，被同 時(shí)讀取到FPGA芯片1內(nèi)的還有引導(dǎo)加載程序，片上系統(tǒng)構(gòu)建完成后，引導(dǎo)加載程序開(kāi)始運(yùn) 行，首先通過(guò)SPI_F接口 104讀取FLASH芯片3內(nèi)的應(yīng)用程序代碼，將應(yīng)用程序的"數(shù)據(jù)段" 和"堆棧段"復(fù)制到BRAM_1存儲(chǔ)器113中，將應(yīng)用程序的"代碼段"復(fù)制到SDRAM芯片2中， 同時(shí)通過(guò)識(shí)別存儲(chǔ)在FLASH芯片3中同步字標(biāo)簽獲取應(yīng)用程序的中斷子程序存儲(chǔ)在SDRAM 芯片2中的地址量，并修改中斷跳轉(zhuǎn)指令，最后修改程序計(jì)數(shù)器將命令指針指向SDRAM芯片 2的起始地址，執(zhí)行應(yīng)用程序，通過(guò)姿態(tài)解算算法得到姿態(tài)參數(shù)。
[0050] 針對(duì)姿態(tài)解算算法使用互補(bǔ)濾波器實(shí)現(xiàn)，實(shí)現(xiàn)方法如下：
[0051] 將采樣得到的角速率利用歐拉角法算出姿態(tài)角：

【權(quán)利要求】
1. 一種基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在于：其包括：FPGA芯 片（1)、兩片SDRAM芯片⑵、FLASH芯片（3)、陀螺/加速度傳感器（4)、磁傳感器（5)、電平 轉(zhuǎn)換芯片（6)、顯示模塊（7)、通信接口（8)、外部存儲(chǔ)器（9)和電源模塊（10);其中：FPGA芯 片（1)為本系統(tǒng)的控制運(yùn)算中心，其分別與兩片SDRAM芯片（2)、FLASH芯片（3)、陀螺/加 速度傳感器（4)、電平轉(zhuǎn)換芯片（6)、顯示模塊（7)、通信接口（8)、外部存儲(chǔ)器（9)相連接， 電平轉(zhuǎn)換芯片（6)與磁傳感器（5)相連接，通信接口（8)與上位機(jī)相連接，電源模塊（10) 為供電電源，其與本系統(tǒng)中的各用電部件相連接。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的電源模塊（10)由鋰電池和電平轉(zhuǎn)換芯片組成；所述的通信接口（8)為與外部設(shè) 備進(jìn)行數(shù)據(jù)交換的通信接口，采用MAX3222通信接口芯片；所述的顯示模塊（7)為液晶顯示 器，采用液晶屏IXD2004 ;外部存儲(chǔ)器（9)由SD卡組成。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的陀螺/加速度傳感器（4)為MEMS傳感器，采用ADIS16385,磁傳感器（5)采用 HMR3300,所述的電平轉(zhuǎn)換芯片（6)采用74LVC4245 ;所述的SDRAM芯片（2)采用CY7C1021、 FLASH芯片（3)采用W25Q80 ;所述的FPGA芯片（1)為現(xiàn)場(chǎng)可編程門(mén)陣列器件，采用Xilinx 公司的XC6SLX9芯片。
4. 根據(jù)權(quán)利要求1所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的FPGA芯片（1)的內(nèi)部片上系統(tǒng)包括：處理器核（101)、SPI_A接口（102)、SPI_F 接口（104)、SPI_S 接口（116)、UART_H 接口（103)、UART_U 接口（105)、AXI_P 總線（106)、 AXI_E總線（107)、存儲(chǔ)器控制器（108)、LMB總線（109)、BRAM_0控制器（110)、BRAM_1控制 器（112)、BRAM_0 存儲(chǔ)器（111)、BRAM_1 存儲(chǔ)器（113)、FSL 總線（114)、顯示控制器（115); 其中：處理器核（101)通過(guò) AXI_P 總線（106)與 SPI_A 接口（102)、UART_H 接口（103)、 SPI_F 接口（104)、UART_U 接口（105)和 SPI_S 接口（116)相連接，SPI_A 接口（102)與陀 螺/加速度傳感器（4)相連接；UART_H接口（103)通過(guò)電平轉(zhuǎn)換芯片（6)與磁傳感器（5) 相連接；SPI_F接口（104)與FLASH芯片（3)相連接；UART_U接口（105)通過(guò)通信接口（8) 與上位機(jī)相連接；SPI_S接口（116)與外部存儲(chǔ)器（9)相連接。
5. 根據(jù)權(quán)利要求4所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的處理器核（101)還通過(guò)AXI_E總線（107)與存儲(chǔ)器控制器（108)相連接，存儲(chǔ)器 控制器（108)通過(guò)32位總線與兩片SDRAM芯片⑵連接； 所述的處理器核（101)還通過(guò)LMB總線（109)分別與BRAM_0控制器（110)和BRAM_1 控制器（112)相連接，BRAMJ)控制器（110)與BRAMJ)存儲(chǔ)器（111)連接，BRAM_1控制器 (112)與BRAM_1存儲(chǔ)器（113)相連接； 處理器核（101)還通過(guò)FSL總線（114)與顯示控制器（115)相連接，顯示控制器（115) 與顯示模塊（7)連接。
6. 根據(jù)權(quán)利要求4所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的SPI_A接口（102)是標(biāo)準(zhǔn)的SPI接口，所述的UART_H接口（103)是標(biāo)準(zhǔn)的RS232 接口，所述的SPI_F接口（104)是標(biāo)準(zhǔn)的SPI接口，所述的UART_U接口（105)是標(biāo)準(zhǔn)RS232 接口，所述的SPI_S接口（116)是標(biāo)準(zhǔn)的SPI接口。
7. 根據(jù)權(quán)利要求4所述的基于FPGA的小型便攜式多傳感器姿態(tài)檢測(cè)系統(tǒng)，其特征在 于：所述的BRAM_0存儲(chǔ)器（111)是FPGA芯片（1)的內(nèi)部RAM，所述的BRAM_1存儲(chǔ)器（113) 是FPGA芯片（1)的內(nèi)部RAM。
【文檔編號(hào)】G01C21/16GK104061931SQ201410216864
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2014年5月21日 優(yōu)先權(quán)日:2014年5月21日
【發(fā)明者】馬龍, 張銳, 蘇志剛 申請(qǐng)人:中國(guó)民航大學(xué)