一種壓力傳感器及其制備方法
【專利摘要】本申請一種基于COMS電路的加速度壓力傳感器及其制備方法，涉及傳感器制備領(lǐng)域，通過在ASIC襯底(設(shè)置有控制電路結(jié)構(gòu))上采用熔融鍵和工藝制備加速度計，再利用共晶鍵合工藝在上述加速度結(jié)構(gòu)上繼續(xù)制備壓力傳感器，最后采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器整合，進(jìn)而形成垂直整合的壓力傳感器和加速度計結(jié)構(gòu)，在大大降低芯片總體面積的同時，有效的提高了晶圓芯片的生產(chǎn)效率。
【專利說明】
一種壓力傳感器及其制備方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及傳感器制備領(lǐng)域，具體涉及一種壓力傳感器及其制備方法。
【背景技術(shù)】
[0002]隨著經(jīng)濟(jì)社會的發(fā)展，人們對電子產(chǎn)品的體積及其性能的要求越來越高，尤其是針對廣泛應(yīng)用于汽車電子、工業(yè)控制、環(huán)境監(jiān)測及生物醫(yī)學(xué)等領(lǐng)域的MEMS (Micro-ElectroMechanical Systems，微機(jī)電系統(tǒng))壓力傳感器要求更高，即在使得其趨于微型化的同時，還要求其性能及穩(wěn)定性得到逐步的提高。
[0003]由于電容式MEMS壓力傳感器的物理量變化需要通過控制電路才能將其轉(zhuǎn)化成電信號的變化，故在傳統(tǒng)壓力傳感器的制備工藝中，一般是將獨立的傳感器(Pressure，簡稱P-Sensor)和控制電路通過封裝的形式集成在一起，進(jìn)而使得封裝體的體積較大，且其性能及可靠性也較低，無法滿足當(dāng)前人們對于電子產(chǎn)品的需求。
[0004]為了解決上述的技術(shù)問題，當(dāng)前的CM0S-MEMS芯片均是基于在IC控制電路結(jié)構(gòu)制備完成后，繼續(xù)在該IC控制電路結(jié)構(gòu)上垂直整合傳感器，以形成多功能組合的CM0S-MEMS ;但上述制備的CM0S-MEMS的結(jié)構(gòu)形式均為COMS+壓力傳感器+加速度計，即壓力傳感器結(jié)構(gòu)與加速度計(Accelerat1n，簡稱ACC)結(jié)構(gòu)之間仍然是相對獨立的兩套平行系統(tǒng)，進(jìn)而使得其最終封裝的體積還是較大，進(jìn)而降低了產(chǎn)品的性能及穩(wěn)定性。

【發(fā)明內(nèi)容】

[0005]本發(fā)明記載了一種壓力傳感器，其中，所述壓力傳感器包括:
[0006]—設(shè)置有控制電路結(jié)構(gòu)的ASIC襯底、基于該ASIC襯底上制備的加速度計和壓力傳感器；以及一連接結(jié)構(gòu)；
[0007]所述壓力傳感器通過所述連接結(jié)構(gòu)垂直整合于所述加速度計上。
[0008]上述壓力傳感器，其中，所述ASIC襯底包括硅基底、第一金屬層和第一介質(zhì)層；
[0009]所述第一介質(zhì)層覆蓋所述硅基底的上表面，所述第一金屬層嵌入設(shè)置于所述第一介質(zhì)層中，且該第一金屬層的上表面暴露于所述第一介質(zhì)層。
[0010]上述壓力傳感器，其中，所述壓力傳感器還包括第二介質(zhì)層和硅片層；
[0011]所述第一金屬層上設(shè)置有連接區(qū)和腔室區(qū)；
[0012]所述第二介質(zhì)層覆蓋所述第一介質(zhì)層暴露的上表面和部分所述第一金屬層的上表面，以將所述腔室區(qū)中的第一金屬層暴露；
[0013]所述硅片層覆蓋所述第二介質(zhì)層的上表面，且在位于所述腔室區(qū)上方形成有若干移動塊；
[0014]其中，所述第一金屬層、所述第二介質(zhì)層、所述硅片層和所述若干移動塊構(gòu)成所述加速度計。
[0015]上述壓力傳感器，其中，所述傳感器還包括第三介質(zhì)層、第二金屬層、密封層和硅層；
[0016]所述第三介質(zhì)層覆蓋所述硅片層的部分上表面，以將所述若干移動塊暴露；
[0017]所述第二金屬層臨近所述移動塊覆蓋部分所述第三介質(zhì)層的上表面；
[0018]所述密封層覆蓋所述第三介質(zhì)層暴露的上表面和所述第二金屬層上表面；
[0019]所述硅層覆蓋所述密封層的上表面，并密封位于所述腔室區(qū)上方的區(qū)域，以和所述密封層、所述第二金屬層、所述第三介質(zhì)層、所述硅片層、所述第二介質(zhì)層及所述第一金屬層構(gòu)成位于所述腔室區(qū)上的密封腔室；
[0020]其中，所述若干移動塊位于所述密封腔室中。
[0021]上述壓力傳感器，其中，所述傳感器還包括第三金屬層、壓力傳感膜、第四介質(zhì)層和鈍化層；
[0022]所述第三金屬層覆蓋位于所述第一密封腔室上方的硅層的上表面；
[0023]所述壓力傳感膜、所述第四介質(zhì)層和所述第三金屬共同構(gòu)成一壓力傳感腔；
[0024]所述鈍化層覆蓋所述第四介質(zhì)層的表面；
[0025]其中，所述第三介質(zhì)層、所述第二金屬層、所述密封層、所述硅層、所述壓力傳感膜和所述第四介質(zhì)層共同構(gòu)成所述壓力傳感器。
[0026]上述壓力傳感器，其中，所述連接結(jié)構(gòu)包括第一連接線和第二連接線；
[0027]所述第一連接線貫穿所述硅層和所述密封層至所述第二金屬層的上表面；
[0028]所述第二連接線貫穿所述硅層、所述密封層、所述第三介質(zhì)層、所述硅片層和所述第二介質(zhì)層至所述連接區(qū)中的所述第一金屬層的上表面。
[0029]上述壓力傳感器，其中，所述第一連接線和所述第二連接線上還設(shè)置有襯墊。
[0030]上述壓力傳感器，其中，所述第一介質(zhì)層、所述第二介質(zhì)層、所述第三介質(zhì)層和所述第四介質(zhì)層的材質(zhì)均為氧化物，所述第一金屬層、所述第二金屬層和所述第三金屬層的材質(zhì)均為鋁，所述連接結(jié)構(gòu)的材質(zhì)為鎢，所述密封層的材質(zhì)為鍺。
[0031]上述壓力傳感器，其中，采用熔融鍵和工藝將所述硅片層設(shè)置于所述第二介質(zhì)層的上表面。
[0032]上述壓力傳感器，其中，采用共晶鍵合工藝將所述硅層設(shè)置于所述第三介質(zhì)層的上表面。
[0033]本申請還提供了一種制備壓力傳感器的方法，其中，所述方法包括:
[0034]提供一制備有控制電路的ASIC襯底；
[0035]在所述ASIC襯底上采用熔融鍵和工藝制備加速度計；
[0036]繼續(xù)采用共晶鍵合工藝于所述加速度計上制備壓力傳感器；
[0037]其中，采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器垂直整合于所述ASIC襯底上。
[0038]上述制備壓力傳感器的方法，其中，所述方法還包括:
[0039]提供一娃基底；
[0040]于所述硅基底的上表面制備第一介質(zhì)薄膜后，制備第一金屬薄膜覆蓋所述第一介質(zhì)薄膜的上表面；
[0041]刻蝕部分所述第一金屬薄膜至所述第一介質(zhì)薄膜的上表面，以形成具有腔室區(qū)和連接區(qū)的第一金屬層；
[0042]制備第二介質(zhì)薄膜覆蓋所述第一介質(zhì)薄膜暴露的表面和所述第一金屬層的表面；
[0043]平坦化所述第二介質(zhì)薄膜至所述第一金屬層的上表面，以使得所述第一介質(zhì)薄膜和剩余的第二介質(zhì)薄膜共同構(gòu)成第一介質(zhì)層；
[0044]其中，所述第一金屬層嵌入設(shè)置于所述第一介質(zhì)層中。
[0045]上述制備壓力傳感器的方法，其中，在所述ASIC襯底上采用熔融鍵和工藝制備所述加速度計的步驟包括:
[0046]制備第三介質(zhì)薄膜覆蓋所述第一金屬層和所述第一介質(zhì)層暴露的表面；
[0047]刻蝕部分所述第三介質(zhì)薄膜至所述第一金屬層上表面，以形成具有第一凹槽的第二介質(zhì)層，且該第一凹槽將所述腔室區(qū)的第一金屬層上表面暴露；
[0048]采用熔融鍵和工藝將一裸硅片鍵合至所述第二介質(zhì)層的上表面，以密封所述第一凹槽形成第一腔室；
[0049]減薄所述裸硅片形成硅片層后，繼續(xù)沉積第四介質(zhì)薄膜覆蓋所述硅片層的上表面，并去除部分所述第四介質(zhì)薄膜至所述硅片層的上表面，形成具有第二凹槽的第三介質(zhì)層，且該第二凹槽將位于所述第一腔室上方的所述硅片層的上表面暴露；
[0050]繼續(xù)沉積第二金屬薄膜，并去除部分所述第二金屬薄膜，以將所述第二凹槽暴露，形成臨近所述第二凹槽且部分覆蓋所述第三介質(zhì)層的第二金屬層；
[0051]刻蝕部分位于所述第二凹槽底部的所述硅片層，以將所述第一腔室打開，形成位于所述第一凹槽上方的若干活動塊。
[0052]上述制備壓力傳感器的方法，其中，采用共晶鍵合工藝于所述加速度計上制備壓力傳感器的步驟包括:
[0053]采用共晶鍵合工藝將一帶有密封層的硅片鍵合至所述第二金屬層和暴露的第三介質(zhì)層的上表面；
[0054]對所述硅片進(jìn)行減薄工藝后，形成密封所述第二凹槽的硅層和由所述第一凹槽和第二凹槽共同構(gòu)成的密封腔室。
[0055]上述制備壓力傳感器的方法，其中，采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器垂直整合于所述ASIC襯底上的步驟包括:
[0056]刻蝕部分所述硅層、所述密封層至所述第二金屬層的上表面，形成第一互聯(lián)凹槽；
[0057]刻蝕部分所述硅層、所述密封層、所述第三介質(zhì)層、所述硅片層和所述第二介質(zhì)層至所述連接區(qū)中的所述第一金屬層的上表面，形成第二互聯(lián)凹槽；
[0058]繼續(xù)于所述第一互聯(lián)凹槽和所述第二互聯(lián)凹槽中填充金屬，以制備第一連接線和第二連接線；
[0059]繼續(xù)在所述娃層上制備襯墊。
[0060]上述制備壓力傳感器的方法，其中，采用共晶鍵合工藝于所述加速度計上制備壓力傳感器的步驟還包括:
[0061]制備第三金屬薄膜覆蓋所述硅層、所述第一連接線和所述第二連接線的上表面；
[0062]去除部分所述第三金屬薄膜，以將該第三金屬薄膜切割為若干襯墊和第三金屬層，且每個襯墊均覆蓋在所述第一連接線或所述第二連接線的上方，所述第三金屬層覆蓋在位于所述第一密封腔室上方的硅層的上表面；
[0063]于所述第三金屬層的上表面制備犧牲材料層，制備一壓力傳感薄膜覆蓋所述犧牲材料層暴露的表面；
[0064]刻蝕所述壓力傳感薄膜形成若干開口，以去除所述犧牲材料層，形成由所述壓力傳感薄膜和所述第三金屬層構(gòu)成的第二腔室；
[0065]制備第四介質(zhì)層覆蓋所述壓力傳感薄膜的表面，并將所述若干開口密封，形成壓力傳感腔；
[0066]鈍化工藝后，將所述襯墊暴露。
[0067]上述壓力傳感器，其中，所述第一介質(zhì)層、所述第二介質(zhì)層、所述第三介質(zhì)層和所述第四介質(zhì)層的材質(zhì)均為氧化物，所述第一金屬層、所述第二金屬層和所述第三金屬層的材質(zhì)均為鋁，所述連接結(jié)構(gòu)的材質(zhì)為鎢，所述密封層的材質(zhì)為鍺。
[0068]本申請一種基于COMS電路的加速度壓力傳感器及其制備方法，通過在ASIC襯底(設(shè)置有控制電路結(jié)構(gòu))上采用恪融鍵和工藝(fus1n bond)制備3軸加速度計，再利用共晶鍵合工藝(eutectic bond)在上述加速度結(jié)構(gòu)上繼續(xù)制備壓力傳感器，最后采用深反應(yīng)離子刻蝕工藝(DRIE，Deep Reactive 1n Etching)將上述的加速度計和壓力傳感器整合，進(jìn)而形成垂直整合的壓力傳感器和加速度計結(jié)構(gòu)，在大大降低芯片總體面積的同時，有效的提高了晶圓芯片的生產(chǎn)效率。
【附圖說明】
[0069]通過閱讀參照以下附圖對非限制性實施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0070]圖1為本申請實施例一中壓力傳感器的結(jié)構(gòu)示意圖；
[0071]圖2?10為本申請實施例二中制備壓力傳感器的方法。
【具體實施方式】
[0072]下面結(jié)合附圖對本發(fā)明的【具體實施方式】作進(jìn)一步的說明:
[0073]實施例一:
[0074]如圖1所示，一種壓力傳感器，可具體為壓力及加速度(如3軸加速度計等)MEMS傳感器，其包括:一種壓力傳感器，其中，所述壓力傳感器包括:
[0075]設(shè)置有控制電路結(jié)構(gòu)(如CMOS電路等)的ASIC襯底I，優(yōu)選的該ASIC襯底I包括硅基底11、第一介質(zhì)層12和第一金屬層13。
[0076]進(jìn)一步的，上述的第一介質(zhì)層12覆蓋硅基底11的上表面，第一金屬層13嵌入設(shè)置在第一介質(zhì)層12中，且該第一金屬層13與硅基底11不接觸，其上表面還與第一介質(zhì)層12的上表面在同一水平線行(如采用平坦化工藝使得其上表面齊平且平滑)。
[0077]優(yōu)選的，如圖1所示，第一金屬層13上設(shè)置有連接區(qū)131和腔室區(qū)132，后續(xù)可在連接區(qū)131上制備互聯(lián)結(jié)構(gòu)，而在腔室區(qū)132上制備密封的腔室等。
[0078]進(jìn)一步的，上述的ASIC襯底I上還覆蓋有第二介質(zhì)層21，即該第二介質(zhì)層21覆蓋上述的第一介質(zhì)層12暴露的上表面和部分第一金屬層13的上表面，并將位于腔室區(qū)132中的第一金屬層13的上表面予以暴露，硅片層23覆蓋在上述第二介質(zhì)層21的上表面，并在位于腔室區(qū)132的上方設(shè)置有若干活動塊28 ;即在基于ASIC襯底I的基礎(chǔ)設(shè)置上，上述的第一金屬層14、第二介質(zhì)層21、硅片層23及若干活動塊28共同構(gòu)成了一加速度計2。
[0079]優(yōu)選的，上述的娃片層23可采用恪融鍵和工藝(fus1n bonding)在室溫(23±2°C )的條件，通過將裸片(bare Si wafer)鍵合在第二介質(zhì)層21上制備。
[0080]優(yōu)選的，上述的第一介質(zhì)層12和第二介質(zhì)層21 (厚度可為21?22K埃)的材質(zhì)可為氧化物，第一金屬層13的材質(zhì)可為鋁，且加速度計2為3軸加速度計。
[0081]進(jìn)一步的，在上述加速度計2的結(jié)構(gòu)上還垂直整合有壓力傳感器3，該壓力傳感器3包括第三介質(zhì)層25、第二金屬層27、密封層29、硅層30、第三金屬層33、壓力傳感薄膜34和第四介質(zhì)層35。
[0082]具體的，上述的第三介質(zhì)層25覆蓋在硅片層23的上表面，并將位于腔室區(qū)132上方的硅片層23部分予以暴露，第二金屬層27臨近上述的腔室區(qū)132的正上方部分覆蓋在第三介質(zhì)層25的上表面，密封層29覆蓋上述第三介質(zhì)層25暴露的上表面和第二金屬層27的上表面，硅層30則覆蓋上述的密封層29的上表面，并將位于上述腔室區(qū)132上方的空腔密封，進(jìn)而形成密封腔室20 (該密封腔室20由第一金屬層13、第二介質(zhì)層21、硅片層23、第三介質(zhì)層25、第二金屬層27、密封層29和娃層30共同構(gòu)成)。
[0083]優(yōu)選的，上述的第三介質(zhì)層25的材質(zhì)可為氧化物，第二金屬層27的材質(zhì)可為招，密封層29的材質(zhì)為鍺。
[0084]優(yōu)選的，上述的娃層30和密封層29可采用共晶鍵合工藝(eutectic bonding)將一帶有鍺密封圈(Ge seal ring)的娃片(Si wafer)鍵合至上述的第三介質(zhì)層25及第二金屬層27上制備。
[0085]優(yōu)選的，上述的硅片層23的厚度在40um左右(如40um)，第三介質(zhì)層25的厚度在Ik埃左右(如Ik埃)，第二金屬層27的厚度在9k埃左右(如9k埃)，硅層30的厚度在 30 ?40um(如 30um、34um、38um 或 40um 等)。
[0086]進(jìn)一步的，上述的硅片層在位于上述密封腔室20上方的部分其上表面還覆蓋有第三金屬層33，壓力傳感薄膜34覆蓋位于上述第三金屬層33兩側(cè)的硅層30的上表面，且該壓力傳感薄膜34位于第三金屬層33上方的部分與該第三金屬層33形成具有若干開口的腔室，第四介質(zhì)層35覆蓋在上述壓力傳感薄膜34的表面，并將上述開口密封，以和第三金屬層33及壓力傳感薄膜34共同構(gòu)成壓力傳感腔36。
[0087]優(yōu)選的，上述的第三金屬33的材質(zhì)可為鋁，壓力傳感薄膜34的材質(zhì)可為鍺化硅，第四介質(zhì)層35的材質(zhì)可為氧化物。
[0088]進(jìn)一步的，上述的壓力傳感器還包括連接結(jié)構(gòu)31，并通過該連接結(jié)構(gòu)31將上述的壓力傳感器3垂直整合于加速度計2上，該連接結(jié)構(gòu)包括第一連接線311和第二連接線312 ;且該第一連接線311垂直貫穿上述的硅層30和密封層29至第二金屬層27的上表面，第二連接線312垂直貫穿硅層30、密封層29、第三介質(zhì)層25、硅片層23和第二介質(zhì)層21至位于連接區(qū)131中的第一金屬層13的上表面。
[0089]進(jìn)一步的，上述的每個第一連接線311和第二連接線312的上方還均設(shè)置有襯墊32，且相鄰的襯墊32之間均設(shè)置有絕緣結(jié)構(gòu)(可在制備上述的第四介質(zhì)層35的同時，制備該絕緣結(jié)構(gòu))。
[0090]優(yōu)選的，上述的第一連接線311和第二連接線312的材質(zhì)均可為鎢，襯墊32的材質(zhì)為鋁(上述的襯墊32的材質(zhì)要和通過連接結(jié)構(gòu)31與其連接的金屬層的材質(zhì)相同)。
[0091]進(jìn)一步的，上述壓力傳感器3上還制備有鈍化層37，該鈍化層37覆蓋上述第四介質(zhì)層35的表面，并將上述的襯墊32暴露。
[0092]實施例二
[0093]圖2?10為本申請實施例二中制備壓力傳感器的方法，如圖2?10所示，所述方法包括:
[0094]首先，提供一制備有控制電路(如COMS電路)的ASIC襯底I ;該ASIC襯底I的制備工藝具體為:提供一硅基底11，在該硅基底11的上表面依次沉積第一介質(zhì)薄膜和第一金屬薄膜后，刻蝕部分該第一金屬薄膜至第一介質(zhì)薄膜的上表面，以形成具有連接區(qū)131和腔室區(qū)132的第一金屬層13 (其材質(zhì)可為鋁);繼續(xù)沉積第二介質(zhì)薄膜覆蓋上述的第一金屬層13及第一介質(zhì)薄膜暴露的表面后，平坦化該第二介質(zhì)薄膜至第一金屬層13的上表面，進(jìn)而使得上述的第一介質(zhì)薄膜和剩余的第二介質(zhì)薄膜共同構(gòu)成第一介質(zhì)層12 (其材質(zhì)可為氧化物)，且上述的第一金屬層13嵌入設(shè)置在該第一介質(zhì)層12中，并將該第一金屬層13的上表面予以暴露，進(jìn)而形成如圖2所示的結(jié)構(gòu)。
[0095]優(yōu)選的，上述的ASIC襯底I也可基于設(shè)置有控制電路如CMOS的半導(dǎo)體襯底，通過平坦化其金屬層間介質(zhì)層(Inter Metal Dielectric，簡稱IMD)，繼續(xù)圖案化工藝(pattern)和刻蝕工藝，使得其頂部金屬(top metal)的表面予以暴露，進(jìn)而形成該ASIC襯底I。
[0096]其次，沉積30k埃左右的第三介質(zhì)薄膜層覆蓋上述的第一金屬層13和第一介質(zhì)層12暴露的上表面后，采用平坦化工藝(如CMP等)去除部分的第三介質(zhì)薄膜層的同時，使剩余的第三介質(zhì)薄膜層的上表面平滑(mirror surface)，并繼續(xù)刻蝕部分剩余的第三介質(zhì)薄膜層至位于腔室區(qū)132中的第一金屬層13的上表面，進(jìn)而形成具有第一凹槽22的第二介質(zhì)層21 (該第二介質(zhì)層21的材質(zhì)也可為氧化物，其與上述第一介質(zhì)層12的材質(zhì)相同)，進(jìn)而形成如圖3所示的結(jié)構(gòu)。
[0097]優(yōu)選的，上述的第二介質(zhì)層的厚度在21k埃?22k埃(如21k埃、21.5k?；?2k埃等)之間，且第一凹槽22將上述第一金屬層13的腔室區(qū)132的上表面暴露，以用于后續(xù)密封腔室的制備。
[0098]之后，在室溫(room temperature，如23±2°C )的條件下，采用恪融鍵合工藝(fus1n bonding)將裸片(bare Si wafer)鍵合至上述的第二介質(zhì)層21的上表面，同時將上述的第一凹槽22密封，形成位于上述腔室區(qū)132上方的第一腔室24 ;繼續(xù)對上述的裸片進(jìn)行減薄工藝(grinding bare Si wafer)，進(jìn)而形成厚度在40um左右(優(yōu)選的為40um)的硅片層23，即形成如圖4所示的結(jié)構(gòu)。
[0099]進(jìn)一步的，繼續(xù)沉積Ik埃左右的第三介質(zhì)薄膜覆蓋上述的硅片層23的上表面，圖形化工藝后刻蝕部分該第三介質(zhì)薄膜至位于上述第一腔室24上方的硅片層23的上表面，進(jìn)而形成具有第二凹槽26的第二介質(zhì)層25 (該第二介質(zhì)層25的厚度為Ik埃左右，優(yōu)選的為Ik埃)，且該第二凹槽26位于第一腔室24的正上方，其尺寸也與其匹配，以便于后續(xù)制備密封腔室，即形成如圖5所示的結(jié)構(gòu)。
[0100]進(jìn)一步的，沉積第二金屬薄膜(其材質(zhì)可為鋁等)，繼續(xù)圖案化工藝及刻蝕工藝，以去除部分該第二金屬薄膜，進(jìn)而形成臨近上述第二凹槽26部分覆蓋第三介質(zhì)層25的第二金屬層27 (即該第二金屬層27 (該第二金屬層27的厚度在9k埃左右，優(yōu)選的為9k埃)將上述的第二凹槽26暴露，并覆蓋作為該第二凹槽26側(cè)壁的第三介質(zhì)層的表面，使得第二金屬層27的一側(cè)側(cè)壁與該第二凹槽26的側(cè)壁處在同一平面上，同時將遠(yuǎn)離該第二凹槽26的部分第三介質(zhì)層25的表面予以暴露)，即形成如圖6所示的結(jié)構(gòu)。
[0101 ] 優(yōu)選的，上述的第一金屬層13、第二介質(zhì)層21、硅片層23和若干活動塊28共同構(gòu)成一加速計2 (如3軸加速度計等)。
[0102]進(jìn)一步的，繼續(xù)采用圖案化工藝后，采用深反應(yīng)離子刻蝕工藝(DRIE)部分去除位于上述第二凹槽26底部的娃片層23，以形成制備加速度計所必備的若干活動塊(mot1nstructure) 28，進(jìn)而將上述第一腔室打開，形成如圖7所示的結(jié)構(gòu)。
[0103]進(jìn)一步的，采用共晶鍵合工藝(eutectic bonding)將一代用鍺密封圈(Ge sealring)的娃片(Si wafer)鍵合至上述的第二金屬27和第三介質(zhì)層25的表面后，將該娃片減薄至30?40um (如30um、32um、36um或40um等)，進(jìn)而形成將上述的第二凹槽26頂部密封的娃層30 (該密封腔室20由第一金屬層13、第二介質(zhì)層21、娃片層23、第三介質(zhì)層25、第二金屬層27、密封層29 (材質(zhì)為鍺化硅)和硅層30共同構(gòu)成)，即形成如圖8所示的結(jié)構(gòu)。
[0104]優(yōu)選的，上述的密封層29覆蓋第二金屬層27的表面和第三介質(zhì)層25暴露的表面，硅層30覆蓋在密封層29的上表面，并密封上述的第二凹槽26的頂部開口端。
[0105]進(jìn)一步的，繼續(xù)采用深反應(yīng)離子刻蝕工藝垂直刻蝕部分上述的硅層30、密封層29至第二金屬層27的上表面，形成第一互聯(lián)凹槽；同時垂直刻蝕另一部分的硅層30、密封層29、第三介質(zhì)層25、娃片層23和第二介質(zhì)層21至位于連接區(qū)132中的第一金屬層13的上表面，形成第二互聯(lián)凹槽；繼續(xù)于上述的第一互聯(lián)凹槽和第二互聯(lián)凹槽中填充金屬(如鎢等)，以制備第一連接線311和第二連接線312 (contact metal);在繼續(xù)沉積第三金屬薄膜，圖案化工藝后，刻蝕部分該第三金屬薄膜至硅層30的上表面，以使得位于上述第一互連線311或第二互連線312上方的剩余第三金屬薄膜作為其襯墊32 (相鄰的襯墊32之間絕緣)，而位于上述密封腔室20上方的剩余第三金屬薄膜作為第三金屬層33，進(jìn)而形成如圖9所示的結(jié)構(gòu)。
[0106]最后，在第三金屬層33的上表面制備犧牲材料層，制備一壓力傳感薄膜34覆蓋該犧牲材料層暴露的表面，以將其完全包裹；繼續(xù)刻蝕該壓力傳感薄膜34形成若干開口，以去除其所包裹的犧牲材料層，并形成由壓力傳感薄膜34和第三金屬層33構(gòu)成的第二腔室；制備第四介質(zhì)層35覆蓋上述的壓力傳感薄膜34的表面，并將上述的若干開口密封，形成壓力傳感腔36 ;繼續(xù)鈍化工藝后，形成覆蓋在第四介質(zhì)層35上的鈍化層37，并利用刻蝕工藝刻蝕部分上述的鈍化層37和第四介質(zhì)層35，以將上述的襯墊32的上表面予以暴露，進(jìn)而形成MEMS壓力傳感器，即如圖10所示的結(jié)構(gòu)。
[0107]優(yōu)選的，上述的第三介質(zhì)層25、第二金屬層27、密封層29、硅層30、第三金屬層33、壓力傳感薄膜34和第四介質(zhì)層35共同構(gòu)成壓力傳感器3，而第一連接線311和第二連接線312構(gòu)成連接結(jié)構(gòu)31，上述壓力傳感器3 (電容式壓力傳感器)通過該連接結(jié)構(gòu)31垂直整合于上述加速度計2的上方，進(jìn)而使得制備的MEMS傳感器的面積大大減小，甚至使得其總體的芯片面積可縮小為原來面積的二分之一。
[0108]綜上所述，本申請一種基于COMS電路的加速度壓力傳感器及其制備方法，通過在ASIC襯底(設(shè)置有控制電路結(jié)構(gòu))上采用熔融鍵和工藝制備3軸加速度計，再利用共晶鍵合工藝在上述加速度結(jié)構(gòu)上繼續(xù)制備壓力傳感器，最后采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器整合，進(jìn)而形成垂直整合的壓力傳感器和加速度計結(jié)構(gòu)，在大大降低芯片總體面積的同時，有效的提高了晶圓芯片的生產(chǎn)效率。
[0109] 以上對本發(fā)明的較佳實施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項】
1.一種壓力傳感器，其特征在于，所述壓力傳感器包括: 一設(shè)置有控制電路結(jié)構(gòu)的ASIC襯底、基于該ASIC襯底上制備的加速度計和壓力傳感器；以及一連接結(jié)構(gòu)； 所述壓力傳感器通過所述連接結(jié)構(gòu)垂直整合于所述加速度計上。2.如權(quán)利要求1所述壓力傳感器，其特征在于，所述ASIC襯底包括硅基底、第一金屬層和第一介質(zhì)層； 所述第一介質(zhì)層覆蓋所述硅基底的上表面，所述第一金屬層嵌入設(shè)置于所述第一介質(zhì)層中，且該第一金屬層的上表面暴露于所述第一介質(zhì)層。3.如權(quán)利要求2所述壓力傳感器，其特征在于，所述壓力傳感器還包括第二介質(zhì)層和硅片層； 所述第一金屬層上設(shè)置有連接區(qū)和腔室區(qū)； 所述第二介質(zhì)層覆蓋所述第一介質(zhì)層暴露的上表面和部分所述第一金屬層的上表面，以將所述腔室區(qū)中的第一金屬層暴露； 所述硅片層覆蓋所述第二介質(zhì)層的上表面，且在位于所述腔室區(qū)上方形成有若干移動塊。4.如權(quán)利要求3所述壓力傳感器，其特征在于，所述傳感器還包括第三介質(zhì)層、第二金屬層、密封層和娃層； 所述第三介質(zhì)層覆蓋所述硅片層的部分上表面，以將所述若干移動塊暴露； 所述第二金屬層臨近所述移動塊覆蓋部分所述第三介質(zhì)層的上表面； 所述密封層覆蓋所述第三介質(zhì)層暴露的上表面和所述第二金屬層上表面； 所述硅層覆蓋所述密封層的上表面，并密封位于所述腔室區(qū)上方的區(qū)域，以和所述密封層、所述第二金屬層、所述第三介質(zhì)層、所述硅片層、所述第二介質(zhì)層及所述第一金屬層構(gòu)成位于所述腔室區(qū)上的密封腔室； 其中，所述若干移動塊位于所述密封腔室中。5.如權(quán)利要求4所述壓力傳感器，其特征在于，所述傳感器還包括第三金屬層、壓力傳感膜和第四介質(zhì)層； 所述第三金屬層覆蓋位于所述第一密封腔室上方的硅層的上表面； 所述壓力傳感膜、所述第四介質(zhì)層和所述第三金屬共同構(gòu)成一壓力傳感腔。6.如權(quán)利要求5所述壓力傳感器，其特征在于，所述連接結(jié)構(gòu)包括第一連接線和第二連接線； 所述第一連接線貫穿所述硅層和所述密封層至所述第二金屬層的上表面； 所述第二連接線貫穿所述硅層、所述密封層、所述第三介質(zhì)層、所述硅片層和所述第二介質(zhì)層至所述連接區(qū)中的所述第一金屬層的上表面。7.如權(quán)利要求6所述壓力傳感器，其特征在于，所述第一連接線和所述第二連接線上還設(shè)置有襯墊。8.如權(quán)利要求7所述壓力傳感器，其特征在于，所述第一介質(zhì)層、所述第二介質(zhì)層、所述第三介質(zhì)層和所述第四介質(zhì)層的材質(zhì)均為氧化物，所述第一金屬層、所述第二金屬層和所述第三金屬層的材質(zhì)均為鋁，所述連接結(jié)構(gòu)的材質(zhì)為鎢，所述密封層的材質(zhì)為鍺。9.如權(quán)利要求3所述壓力傳感器，其特征在于，采用熔融鍵和工藝將所述硅片層設(shè)置于所述第二介質(zhì)層的上表面。10.如權(quán)利要求4所述壓力傳感器，其特征在于，采用共晶鍵合工藝將所述硅層設(shè)置于所述第三介質(zhì)層的上表面。11.一種制備壓力傳感器的方法，其特征在于，所述方法包括: 提供一制備有控制電路的ASIC襯底； 在所述ASIC襯底上采用熔融鍵和工藝制備加速度計； 繼續(xù)采用共晶鍵合工藝于所述加速度計上制備壓力傳感器； 其中，采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器垂直整合于所述ASIC襯底上。12.如權(quán)利要求11所述制備壓力傳感器的方法，其特征在于，所述方法還包括: 提供一娃基底； 于所述硅基底的上表面制備第一介質(zhì)薄膜后，制備第一金屬薄膜覆蓋所述第一介質(zhì)薄膜的上表面； 刻蝕部分所述第一金屬薄膜至所述第一介質(zhì)薄膜的上表面，以形成具有腔室區(qū)和連接區(qū)的第一金屬層； 制備第二介質(zhì)薄膜覆蓋所述第一介質(zhì)薄膜暴露的表面和所述第一金屬層的表面； 平坦化所述第二介質(zhì)薄膜至所述第一金屬層的上表面，以使得所述第一介質(zhì)薄膜和剩余的第二介質(zhì)薄膜共同構(gòu)成第一介質(zhì)層； 其中，所述第一金屬層嵌入設(shè)置于所述第一介質(zhì)層中。13.如權(quán)利要求12所述制備壓力傳感器的方法，其特征在于，在所述ASIC襯底上采用恪融鍵和工藝制備所述加速度計的步驟包括: 制備第三介質(zhì)薄膜覆蓋所述第一金屬層和所述第一介質(zhì)層暴露的表面； 刻蝕部分所述第三介質(zhì)薄膜至所述第一金屬層上表面，以形成具有第一凹槽的第二介質(zhì)層，且該第一凹槽將所述腔室區(qū)的第一金屬層上表面暴露； 采用熔融鍵和工藝將一裸硅片鍵合至所述第二介質(zhì)層的上表面，以密封所述第一凹槽形成第一腔室； 減薄所述裸硅片形成硅片層后，繼續(xù)沉積第四介質(zhì)薄膜覆蓋所述硅片層的上表面，并去除部分所述第四介質(zhì)薄膜至所述硅片層的上表面，形成具有第二凹槽的第三介質(zhì)層，且該第二凹槽將位于所述第一腔室上方的所述硅片層的上表面暴露； 繼續(xù)沉積第二金屬薄膜，并去除部分所述第二金屬薄膜，以將所述第二凹槽暴露，形成臨近所述第二凹槽且部分覆蓋所述第三介質(zhì)層的第二金屬層； 刻蝕部分位于所述第二凹槽底部的所述硅片層，以將所述第一腔室打開，形成位于所述第一凹槽上方的若干活動塊。14.如權(quán)利要求13所述制備壓力傳感器的方法，其特征在于，采用共晶鍵合工藝于所述加速度計上制備壓力傳感器的步驟包括: 采用共晶鍵合工藝將一帶有密封層的硅片鍵合至所述第二金屬層和暴露的第三介質(zhì)層的上表面； 對所述硅片進(jìn)行減薄工藝后，形成密封所述第二凹槽的硅層和由所述第一凹槽和第二凹槽共同構(gòu)成的密封腔室。15.如權(quán)利要求14所述制備壓力傳感器的方法，其特征在于，采用深反應(yīng)離子刻蝕工藝將上述的加速度計和壓力傳感器垂直整合于所述ASIC襯底上的步驟包括: 刻蝕部分所述硅層、所述密封層至所述第二金屬層的上表面，形成第一互聯(lián)凹槽； 刻蝕部分所述硅層、所述密封層、所述第三介質(zhì)層、所述硅片層和所述第二介質(zhì)層至所述連接區(qū)中的所述第一金屬層的上表面，形成第二互聯(lián)凹槽； 繼續(xù)于所述第一互聯(lián)凹槽和所述第二互聯(lián)凹槽中填充金屬，以制備第一連接線和第二連接線； 繼續(xù)在所述娃層上制備襯墊。16.如權(quán)利要求15所述制備壓力傳感器的方法，其特征在于，采用共晶鍵合工藝于所述加速度計上制備壓力傳感器的步驟還包括: 制備第三金屬薄膜覆蓋所述硅層、所述第一連接線和所述第二連接線的上表面；去除部分所述第三金屬薄膜，以將該第三金屬薄膜切割為若干襯墊和第三金屬層，且每個襯墊均覆蓋在所述第一連接線或所述第二連接線的上方，所述第三金屬層覆蓋在位于所述第一密封腔室上方的硅層的上表面； 于所述第三金屬層的上表面制備犧牲材料層，制備一壓力傳感薄膜覆蓋所述犧牲材料層暴露的表面； 刻蝕所述壓力傳感薄膜形成若干開口，以去除所述犧牲材料層，形成由所述壓力傳感薄膜和所述第三金屬層構(gòu)成的第二腔室； 制備第四介質(zhì)層覆蓋所述壓力傳感薄膜的表面，并將所述若干開口密封，形成壓力傳感腔； 鈍化工藝后，將所述襯墊暴露。17.如權(quán)利要求16所述壓力傳感器，其特征在于，所述第一介質(zhì)層、所述第二介質(zhì)層、所述第三介質(zhì)層和所述第四介質(zhì)層的材質(zhì)均為氧化物，所述第一金屬層、所述第二金屬層和所述第三金屬層的材質(zhì)均為鋁，所述連接結(jié)構(gòu)的材質(zhì)為鎢，所述密封層的材質(zhì)為鍺。
【文檔編號】G01D21/02GK105987722SQ201510058554
【公開日】2016年10月5日
【申請日】2015年2月4日
【發(fā)明人】徐偉, 劉國安
【申請人】中芯國際集成電路制造(上海)有限公司