一種基于等精度測(cè)量法的cpld頻率計(jì)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種基于等精度測(cè)量法實(shí)現(xiàn)的數(shù)字頻率計(jì)，具體是一種采用CPLD控制器進(jìn)行頻率計(jì)數(shù)的頻率計(jì)，屬于測(cè)控技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中數(shù)字頻率計(jì)所采用的測(cè)量原理通常為測(cè)頻法和測(cè)周期法。測(cè)頻法就是在確定的閘門時(shí)間Tg內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)(或脈沖個(gè)數(shù))Nx,則被測(cè)信號(hào)的頻率為:fx = Nx/Tgo測(cè)周期法需要有標(biāo)準(zhǔn)信號(hào)的頻率fs，在待測(cè)信號(hào)的一個(gè)周期Tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)Ns，則被測(cè)信號(hào)的頻率為:fx = fs/Nso這兩種方法的計(jì)數(shù)值會(huì)產(chǎn)生±1個(gè)字誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx或Ns有關(guān)。為了保證測(cè)試精度，一般對(duì)于低頻信號(hào)采用測(cè)周期法，對(duì)于高頻信號(hào)采用測(cè)頻法。顯見的是，無論采用哪一種測(cè)量原理完成系統(tǒng)設(shè)計(jì)，所設(shè)計(jì)的頻率計(jì)的應(yīng)用范圍都會(huì)受限，也即儀器的通用性不強(qiáng)。
[0003]在實(shí)現(xiàn)系統(tǒng)的硬件架構(gòu)方面:無論是基于哪種測(cè)量原理實(shí)現(xiàn)測(cè)量，現(xiàn)有技術(shù)中數(shù)字頻率計(jì)的設(shè)計(jì)通常存在兩種不同的技術(shù)方案:以單片機(jī)為核心芯片進(jìn)行測(cè)量，或者以可編程邏輯器件為核心進(jìn)行測(cè)量。以為單片機(jī)為核心進(jìn)行測(cè)量，由于單片機(jī)在邏輯運(yùn)算、智能控制方面，具有較好的特性，因此系統(tǒng)軟硬件設(shè)計(jì)都較簡(jiǎn)單，調(diào)試容易，但是由于單片機(jī)工作可靠性低，某些情況下瞬間的復(fù)位也會(huì)造成嚴(yán)重后果，因此系統(tǒng)測(cè)量穩(wěn)定性不高，測(cè)量精度的提高受限。目前，采用較多的方案還是以可編程邏輯器件，也就是CPLD或者FPGA為控制核心實(shí)現(xiàn)測(cè)量，這種方式雖然系統(tǒng)工作穩(wěn)定性高，測(cè)量精度高，但是采用CPLD進(jìn)行測(cè)控也存在弊端:主要是CPLD在智能控制方面不夠靈活，這就導(dǎo)致CPLD內(nèi)部邏輯設(shè)計(jì)復(fù)雜度高，除了需要設(shè)計(jì)常規(guī)的計(jì)數(shù)單元外還需要設(shè)計(jì)測(cè)頻控制模塊，鎖存器，顯示譯碼等模塊，特別是對(duì)測(cè)頻控制模塊的設(shè)計(jì)要求較高，因此增大了設(shè)計(jì)難度。
【實(shí)用新型內(nèi)容】
[0004]針對(duì)現(xiàn)有技術(shù)存在的上述不足，本實(shí)用新型的目的是:怎樣提供一種系統(tǒng)工作穩(wěn)定性強(qiáng)，測(cè)量精度高，設(shè)計(jì)難度小，調(diào)試容易，并且可測(cè)頻率范圍廣的CPLD頻率計(jì)。
[0005]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下的技術(shù)方案。一種基于等精度測(cè)量法的CPLD頻率計(jì)，其特征在于:包括單片機(jī)和CPLD控制器，所述單片機(jī)通過SPI串行通信接口與CPLD控制器實(shí)現(xiàn)電連接:單片機(jī)的第一輸入輸出口與CPLD控制器的第一輸入輸出口相連接，連接線記為從設(shè)備數(shù)據(jù)輸入線SDI ;單片機(jī)的第二輸入輸出口與CPLD控制器的第二輸入輸出口相連接，連接線記為從設(shè)備數(shù)據(jù)輸出線SDO ;單片機(jī)的第三輸入輸出口與CPLD控制器的第三輸入輸出口相連接，連接線記為時(shí)鐘信號(hào)線SCLK ;單片機(jī)的第四輸入輸出口與CPLD控制器的第四輸入輸出口相連接，連接線記為從設(shè)備使能信號(hào)線CS ;所述CPLD控制器包括第一可控計(jì)數(shù)器單元，第二可控計(jì)數(shù)單元和D觸發(fā)器，可控分頻單元，并串轉(zhuǎn)換單元和串并轉(zhuǎn)換單元，所述并串轉(zhuǎn)換單元具有第一并行輸入端，第二并行輸入端和串行輸出端；所述第一可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端與可控分頻單元的信號(hào)輸出端相連接，可控分頻單元的信號(hào)輸入端與CPLD控制器內(nèi)部工作時(shí)鐘信號(hào)端相連接，可控分頻單元的分頻系數(shù)控制端與串并轉(zhuǎn)換單元的輸出端相連接，串并轉(zhuǎn)換單元的輸入端與所述從設(shè)備數(shù)據(jù)輸入線SDI相連接；所述第二可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端為被測(cè)信號(hào)輸入端；所述D觸發(fā)器的數(shù)據(jù)輸入端與所述從設(shè)備數(shù)據(jù)輸入線SDI相連接，D觸發(fā)器的時(shí)鐘輸入端與第二可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端相連接，D觸發(fā)器的數(shù)據(jù)輸出端與第一可控計(jì)數(shù)器單元的計(jì)數(shù)使能端相連接，D觸發(fā)器的數(shù)據(jù)輸出端還與第二可控計(jì)數(shù)器單元的計(jì)數(shù)使能端相連接；所述第一可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與并串轉(zhuǎn)換單元的第一并行輸入端相連接，所述第二可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與并串轉(zhuǎn)換單元的第二并行輸入端相連接，并串轉(zhuǎn)換單元的串行輸出端與與從設(shè)備數(shù)據(jù)輸出線SDO相連接。
[0006]進(jìn)一步的，所述CPLD控制器為EPM7032S芯片。
[0007]相比現(xiàn)有技術(shù)，本實(shí)用新型具有如下優(yōu)點(diǎn):本實(shí)用新型中，單片機(jī)和CPLD控制器之間采用SPI串行通信接口進(jìn)行電連接，實(shí)現(xiàn)了單片機(jī)和CPLD控制器之間的通信，單片機(jī)作為主設(shè)備可以通過從設(shè)備數(shù)據(jù)輸入線SDI向CPLD控制器發(fā)送分頻系數(shù)控制信號(hào)和預(yù)置門信號(hào)用于CPLD控制器內(nèi)部控制使用，由于D觸發(fā)器的設(shè)置使得CPLD控制器內(nèi)部的兩個(gè)可控計(jì)數(shù)單元在同一閘門時(shí)間內(nèi)進(jìn)行計(jì)數(shù)，也即是采用等精度測(cè)量原理，被測(cè)信號(hào)頻率只與標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，由于標(biāo)準(zhǔn)信號(hào)頻率是由CPLD內(nèi)部時(shí)鐘信號(hào)經(jīng)內(nèi)部分頻單元分頻而來，精度較高，因此測(cè)得的被測(cè)信號(hào)頻率精度也就較高。此外，由于內(nèi)部計(jì)數(shù)測(cè)量等測(cè)量過程由CPLD利用其豐富的內(nèi)部數(shù)字邏輯資源實(shí)現(xiàn)，由于是純數(shù)字電路硬件實(shí)現(xiàn)，工作狀況穩(wěn)定，CPLD內(nèi)部計(jì)數(shù)單元的計(jì)數(shù)輸出則經(jīng)內(nèi)部并串轉(zhuǎn)換單元轉(zhuǎn)換為串行信號(hào)后通過從設(shè)備數(shù)據(jù)輸出線SDO傳輸至單片機(jī)，單片機(jī)將數(shù)據(jù)轉(zhuǎn)換為用于顯示屏顯示的頻率值，這就又充分利用了單片機(jī)在智能運(yùn)算方面的優(yōu)勢(shì)；因此與現(xiàn)有技術(shù)中以單一的CPLD或者FPGA為控制核心實(shí)現(xiàn)測(cè)量，內(nèi)部邏輯設(shè)計(jì)復(fù)雜，調(diào)試?yán)щy的現(xiàn)狀相比，本實(shí)用新型具有設(shè)計(jì)難度小，調(diào)試容易的優(yōu)點(diǎn)；而與現(xiàn)有技術(shù)中采用單一的單片機(jī)作為核心進(jìn)行測(cè)量，由于單片機(jī)系統(tǒng)本身特性決定了系統(tǒng)工作穩(wěn)定性相對(duì)純硬件電路差的狀況相比，本實(shí)用新型具有系統(tǒng)工作穩(wěn)定性強(qiáng)，測(cè)量精度高的優(yōu)點(diǎn)。
【附圖說明】
[0008]圖1為本實(shí)用新型的電路結(jié)構(gòu)圖；
【具體實(shí)施方式】
[0009]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)說明。如圖1所示一種基于等精度測(cè)量法的CPLD頻率計(jì)采用如下硬件構(gòu)架:本實(shí)用新型頻率計(jì)包括:單片機(jī)和CPLD控制器，單片機(jī)通過SPI串行通信接口與CPLD控制器實(shí)現(xiàn)電連接。實(shí)現(xiàn)上述通信連接的基礎(chǔ)是:單片機(jī)作為一種智能控制芯片可以模擬SPI控制時(shí)序，今而實(shí)現(xiàn)單片機(jī)SPI總線向CPLD控制器發(fā)送數(shù)據(jù)和命令來控制CPLD內(nèi)部數(shù)字邏輯單元，具體電路連接關(guān)系是:單片機(jī)的第一輸入輸出口與CPLD控制器的第一輸入輸出口相連接，連接線記為從設(shè)備數(shù)據(jù)輸入線SDI ;單片機(jī)的第二輸入輸出口與CPLD控制器的第二輸入輸出口相連接，連接線記為從設(shè)備數(shù)據(jù)輸出線SDO ;單片機(jī)的第三輸入輸出口與CPLD控制器的第三輸入輸出口相連接，連接線記為時(shí)鐘信號(hào)線SCLK ;單片機(jī)的第四輸入輸出口與CPLD控制器的第四輸入輸出口相連接，連接線記為從設(shè)備使能信號(hào)線CS?？傊畣纹瑱C(jī)的四個(gè)輸入輸出口與CPLD控制器的四個(gè)輸入輸出口分別對(duì)應(yīng)相連接，由單片機(jī)產(chǎn)生SPI工作時(shí)序?qū)崿F(xiàn)單片機(jī)與CPLD控制器之間的SPI通信接口，從而完成兩者之間數(shù)據(jù)的傳輸。具體的單片機(jī)可選用MCS51系列，CPLD控制器可采用EPM7032S型CPLD控制器實(shí)現(xiàn)。
[0010]而CPLD控制器內(nèi)部數(shù)字邏輯電路的電路連接關(guān)系是:CPLD控制器包括第一可控計(jì)數(shù)器單元，第二可控計(jì)數(shù)單元和D觸發(fā)器，可控分頻單元，并串轉(zhuǎn)換單元和串并轉(zhuǎn)換單元，所述并串轉(zhuǎn)換單元具有第一并行輸入端，第二并行輸入端和串行輸出端；第一可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端與可控分頻單元的信號(hào)輸出端相連接，可控分頻單元的信號(hào)輸入端與CPLD控制器內(nèi)部工作時(shí)鐘信號(hào)端相連接，可控分頻單元的分頻系數(shù)控制端與串并轉(zhuǎn)換單元的輸出端相連接，串并轉(zhuǎn)換單元的輸入端與所述從設(shè)備數(shù)據(jù)輸入線SDI相連接；第二可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端為被測(cè)信號(hào)輸入端；D觸發(fā)器的數(shù)據(jù)輸入端與所述從設(shè)備數(shù)據(jù)輸入線SDI相連接，D觸發(fā)器的時(shí)鐘輸入端與第二可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端相連接，D觸發(fā)器的數(shù)據(jù)輸出端與第一可控計(jì)數(shù)器單元的計(jì)數(shù)使能端相連接，D觸發(fā)器的數(shù)據(jù)輸出端還與第二可控計(jì)數(shù)器單元的計(jì)數(shù)使能端相連接；第一可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與并串轉(zhuǎn)換單元的第一并行輸入端相連接，第二可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與并串轉(zhuǎn)換單元的第二并行輸入端相連接，并串轉(zhuǎn)換單元的串行輸出端與與從設(shè)備數(shù)據(jù)輸出線SDO相連接。
[0011]具體的可控計(jì)數(shù)單元和可控分頻單元可以利用原理圖設(shè)計(jì)方式調(diào)用計(jì)數(shù)器模塊和分頻器模塊來實(shí)現(xiàn)。D觸發(fā)器則可直接調(diào)用D觸發(fā)器原理圖模塊實(shí)現(xiàn)。而并串轉(zhuǎn)換單元具體的可以調(diào)用8個(gè)帶有置位端的寄存器(調(diào)用8個(gè)寄存器是以并行輸入端數(shù)據(jù)寬度為I個(gè)字節(jié)為例)，將此8個(gè)帶有置位端的寄存器首尾串聯(lián)，也即是第一個(gè)帶有置位端的寄存器的數(shù)據(jù)輸出Q端