專利名稱：具有可控的內(nèi)部電源電壓的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，諸如用于控制用途的微控制器，尤其涉及一種可以根據(jù)工作模式而控制內(nèi)部電源電壓，從而可以降低功耗的半導(dǎo)體集成電路。
背景技術(shù)：
近年來，半導(dǎo)體集成電路，尤其是用于控制用途的微控制器，需要具有高速處理能力，同時具有低的功耗。為滿足高速處理的要求，這種集成電路的制造變得更加精密。由于每個晶體管的尺寸變得更小，工作電壓也變得更低。這就需要半導(dǎo)體集成電路具備內(nèi)部電源，與外部電路提供的電源電壓相比，其提供更低的電壓。為此，在這種半導(dǎo)體集成電路中，內(nèi)建了直流(DC)調(diào)壓器，其產(chǎn)生由外部電源電壓降低而來的內(nèi)部電源電壓?？刂瓢雽?dǎo)體集成電路以利用降低了的內(nèi)部電源電壓工作可以減少功耗。
此外，為獲得更低的功耗，可在微控制器之類的半導(dǎo)體集成電路中提供多種節(jié)電模式。例如，當沒有操作指令的狀態(tài)持續(xù)了預(yù)定時間時，把半導(dǎo)體集成電路設(shè)置為等待模式。在這種等待模式中，暫停時鐘信號的供應(yīng)，這通常會暫停集成電路的內(nèi)部電路中的部分操作。
在傳統(tǒng)的半導(dǎo)體集成電路中，內(nèi)部電源電壓被控制為保持恒定。例如，不管處于高速工作模式還是低速工作模式，內(nèi)部電源電壓都被控制為維持恒定的電壓。在高速工作模式中，工作時鐘信號被設(shè)定為較高的頻率，這在內(nèi)部電路中產(chǎn)生大的功耗，而在低速工作模式中，工作時鐘信號頻率被設(shè)定得較低，在內(nèi)部電路中產(chǎn)生小的功耗。因此，當通過降低所提供的時鐘信號頻率而控制內(nèi)部電路以較低速度工作時，可以獲得實質(zhì)上的節(jié)電模式。這樣，總體上實現(xiàn)了實際的省電。
然而，近年來已經(jīng)出現(xiàn)了進一步節(jié)電的要求。尤其是，例如，對于控制單元由電池驅(qū)動的便攜設(shè)備，進一步減小功耗的要求很強烈。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的在于提供一種能夠減小功耗的半導(dǎo)體集成電路。
為達到上述目的，根據(jù)本發(fā)明的一個方面，在具有通過降低外部電源電壓而產(chǎn)生內(nèi)部電源電壓的內(nèi)部電源電壓產(chǎn)生電路的集成電路中，提供了一種利用所供應(yīng)的內(nèi)部電源電壓進行工作的內(nèi)部電路。該內(nèi)部電源電壓產(chǎn)生電路根據(jù)內(nèi)部電路的工作速度而改變所要產(chǎn)生的內(nèi)部電源電壓的電平。
在根據(jù)本發(fā)明上述方面的一個實施例中，優(yōu)選地，半導(dǎo)體集成電路包含時鐘控制電路，其產(chǎn)生內(nèi)部時鐘信號且所產(chǎn)生的內(nèi)部時鐘信號的頻率根據(jù)該內(nèi)部電路的工作速度而得到控制。當內(nèi)部時鐘信號被控制為具有更高的頻率時，內(nèi)部電源電壓被控制為變得更高。同樣，當內(nèi)部時鐘信號被控制為具有更低的頻率時，內(nèi)部電源電壓也被控制為變得更低。通過這種控制方法，可以使內(nèi)部電路避免出現(xiàn)不可操作的狀況，并可以在內(nèi)部電路低速工作時大大降低功耗。
在根據(jù)本發(fā)明上述方面的優(yōu)選實施例中，在產(chǎn)生頻率根據(jù)內(nèi)部電路的工作速度而得以控制的內(nèi)部時鐘信號的時鐘控制電路中，時鐘控制電路不僅控制內(nèi)部時鐘信號頻率，而且控制由內(nèi)部電源電壓產(chǎn)生電路所產(chǎn)生的內(nèi)部電源電壓電平。具體而言，當內(nèi)部時鐘信號被控制為具有第一頻率時，內(nèi)部電源電壓被控制為具有第一電壓。同時，當內(nèi)部時鐘信號被控制為具有低于第一頻率的第二頻率時，內(nèi)部電源電壓被控制為低于第一電壓的第二電壓。如此，當內(nèi)部時鐘信號被控制為具有更高的頻率時，內(nèi)部電源電壓也被控制為變得更高。同樣，當內(nèi)部時鐘信號被控制為具有更低的頻率時，內(nèi)部電源電壓被控制為更低。這里，內(nèi)部電源電壓的電壓電平被控制為保持高于在各個相應(yīng)的內(nèi)部時鐘信號頻率下內(nèi)部電路可以工作的最小電壓電平。
根據(jù)本發(fā)明上述方面的優(yōu)選實施例，當內(nèi)部電路被控制為進入等待模式或睡眠模式時，內(nèi)部電源電壓產(chǎn)生電路暫停產(chǎn)生內(nèi)部電源電壓。因此，在等待模式期間，可以防止在內(nèi)部電路處于非工作狀態(tài)時出現(xiàn)泄漏電流，從而減小了功耗。
此外，根據(jù)本發(fā)明這個方面的優(yōu)選實施例，根據(jù)內(nèi)部電路中的CPU所執(zhí)行的程序，對時鐘控制電路所產(chǎn)生的內(nèi)部時鐘信號頻率進行控制，且對內(nèi)部電源電壓產(chǎn)生電路所產(chǎn)生的內(nèi)部電源電壓電平進行控制。典型的，執(zhí)行程序判斷內(nèi)部電路是在高速工作模式下還是在低速工作模式下工作。當判斷內(nèi)部電路是在高速工作模式下工作時，內(nèi)部時鐘信號頻率被控制為變得更高，內(nèi)部電源電壓也被控制為變得更高。同樣，當確定內(nèi)部電路是在低速工作模式下工作時，內(nèi)部時鐘信號被控制為變得更低，內(nèi)部電源電壓也被控制為變得更低。
以下結(jié)合附圖對本發(fā)明的實施例進行詳細說明，從而可以更清楚地理解本發(fā)明的范圍和特征。


圖1顯示了根據(jù)本發(fā)明一個實施例的工作頻率與工作電壓之間的關(guān)系；圖2顯示了在圖1所示的內(nèi)部電源電壓控制下，工作頻率與消耗電流之間的關(guān)系；圖3顯示了根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路的部分結(jié)構(gòu)；圖4是內(nèi)部電源電壓產(chǎn)生電路的詳細電路圖；圖5是電源電壓監(jiān)視電路的詳細電路圖。
具體實施例方式
以下參照附圖對本發(fā)明的優(yōu)選實施例進行說明。但需要注意的是，本發(fā)明的范圍不限于下面描述的實施例。本發(fā)明的范圍由權(quán)利要求及其等同物來限定。
圖1顯示了根據(jù)本發(fā)明的一個實施例，工作頻率與工作電壓之間的關(guān)系。橫軸表示提供給半導(dǎo)體集成電路中的內(nèi)部電路的內(nèi)部時鐘信號頻率F。縱軸表示內(nèi)部電源電壓IVcc。本發(fā)明的發(fā)明人發(fā)現(xiàn)，在施加低時鐘信號頻率的低速工作模式下，即使內(nèi)部電源電壓低到某一程度，內(nèi)部電路也可以有效地工作。然而，在施加高時鐘信號頻率的高速工作模式下，除非內(nèi)部電源電壓設(shè)置為高于一定程度，否則內(nèi)部電路不能工作。具體而言，如圖1所示，當確定內(nèi)部電路在一個給定的時鐘信號頻率下可以工作的最小內(nèi)部電源電壓Vmin時，以上定義的最小工作電壓Vmin隨時鐘信號頻率升高而升高。同樣，最小工作電壓Vmin隨時鐘信號頻率降低而降低。簡而言之，當工作頻率設(shè)置為較低時，在內(nèi)部電源電壓高于內(nèi)部電源電壓的最小工作電壓Vmin的前提下，內(nèi)部電路即使在相對較低的電源電壓下也可以工作。
電壓V1是由(例如)傳統(tǒng)的內(nèi)部電源電壓產(chǎn)生電路產(chǎn)生的內(nèi)部電源電壓的電平。如圖1中虛線所示，該內(nèi)部電源電壓V1高于內(nèi)部電源電壓的對應(yīng)于最大時鐘信號頻率的最小工作電壓Vmin。傳統(tǒng)上，無論時鐘信號頻率F是高還是低，內(nèi)部電源電壓都被控制為穩(wěn)定地維持在電壓V1。與此相反，根據(jù)本發(fā)明的這個實施例，當時鐘信號頻率F較高時，把內(nèi)部電源電壓控制在電壓V1，其高于內(nèi)部電源電壓在給定的時鐘信號頻率F下的最小工作電壓Vmin。同樣，當時鐘信號率F較低時，把內(nèi)部電源電壓控制為電壓V2或V3，其低于電壓V1且高于內(nèi)部電源電壓在各個時鐘信號頻率下的最小工作電壓Vmin。
此外，根據(jù)本發(fā)明的實施例，當內(nèi)部電路處于等待模式時，內(nèi)部時鐘信號被暫停，這意味著時鐘信號頻率為0。此時，暫停內(nèi)部電源電壓產(chǎn)生電路所產(chǎn)生的內(nèi)部電源電壓。因此，內(nèi)部電源電壓也被控制變?yōu)?。即，如圖1中粗線所示，隨著工作頻率降低，內(nèi)部電源電壓IVcc的電平被控制為處于點A、B、C、D、E和F。這里，在各個頻率下，各個受控的電壓電平高于內(nèi)部電路可以工作的最小工作電壓Vmin。
圖2顯示了根據(jù)圖1所示的內(nèi)部電源電壓的控制，工作頻率與消耗電流之間的關(guān)系。橫軸表示時鐘信號頻率，縱軸表示消耗電流。圖2中，消耗電流對應(yīng)于受控的內(nèi)部電源電壓V1、V2和V3。例如，當受控的內(nèi)部電源電壓為V1時，消耗電流與頻率F成比例地降低。傳統(tǒng)上，消耗電流的減小與頻率F的降低成正比，如電壓V1的情況中的特征線(虛線)所示，這是因為內(nèi)部電源電壓固定為V1。
與此相反，在本發(fā)明的實施例中，隨著內(nèi)部時鐘信號頻率F的降低，內(nèi)部電源電壓被控制降低為V2和V3。于是，低時鐘信號頻率模式下的消耗電流被控制為變得低于傳統(tǒng)的情況，如圖2中的實線所示。也就是說，消耗電流減小，如點A、B、C、E和F所示。
此外，在等待模式中，受控的內(nèi)部電源電壓IVcc被設(shè)置為0。在等待模式中，暫停要提供給內(nèi)部電路的時鐘信號。因此，基本上消除了響應(yīng)于時鐘信號而工作所導(dǎo)致的消耗電流。然而，根據(jù)傳統(tǒng)方法，只要提供了內(nèi)部電源電壓，在內(nèi)部電路中就會產(chǎn)生由于泄漏電流而導(dǎo)致的消耗電流。與此相反，根據(jù)本發(fā)明的實施例，內(nèi)部電源電壓與時鐘信號同時暫停，這可以消除上述的泄漏電流。這里，由于這個實施例中完全暫停了內(nèi)部電路的工作，當從等待模式中恢復(fù)時，需要執(zhí)行復(fù)位操作，和通電時一樣。為此，提供了外部復(fù)位端子。響應(yīng)于外部輸入的復(fù)位信號，在電路中執(zhí)行初始化操作，和通電時執(zhí)行的復(fù)位操作一樣。
圖3顯示了本發(fā)明實施例的半導(dǎo)體集成電路的局部結(jié)構(gòu)。集成電路10配備有，例如，單芯片控制器，其執(zhí)行多種控制操作。在這種配置中，內(nèi)部電路14包含CPU，其輸出預(yù)定的控制信號，作為執(zhí)行外部輸入的程序指令的結(jié)果。向內(nèi)部電路14提供內(nèi)部電源電壓IVcc和內(nèi)部時鐘信號ICLK(此后簡稱為“內(nèi)部時鐘ICLK”)。另外，在集成電路10中，內(nèi)建了內(nèi)部電源電壓產(chǎn)生電路12，其包含DC-DC調(diào)壓器(電壓控制電路)，其由外部提供的外部電源電壓EVcc產(chǎn)生內(nèi)部電源電壓IVcc。內(nèi)建或外部連接的平滑電容器Cp連接在內(nèi)部電源電壓產(chǎn)生電路的引線上。
集成電路10還包括產(chǎn)生從外部時鐘信號ECLK中分頻而來的時鐘信號的鎖相環(huán)(PLL)。集成電路10還包括時鐘控制電路22，用于產(chǎn)生內(nèi)部時鐘信號，其頻率根據(jù)內(nèi)部電路14的工作速度而得以控制。具體而言，時鐘控制電路22通過選擇PLL電路20產(chǎn)生的分頻時鐘信號或外部時鐘信號而產(chǎn)生內(nèi)部時鐘ICLK。通過使用PLL選擇寄存器24、檔位選擇寄存器26和等待模式選擇寄存器28中的設(shè)置值確定上述的選擇。內(nèi)部電路14中的CPU根據(jù)各種工作模式設(shè)置上述的各個設(shè)置值。此外，時鐘控制電路22在等待模式期間暫停時鐘信號的供應(yīng)。PLL選擇寄存器24提供控制數(shù)據(jù)，用于選擇外部時鐘信號ECLK或由PLL電路20產(chǎn)生的分頻時鐘信號。檔位選擇寄存器26提供控制數(shù)據(jù)，用于選擇一種分頻時鐘信號(例如，分頻比為單倍、兩倍或四倍)。另外，等待模式選擇寄存器28提供等待模式的控制數(shù)據(jù)。當控制數(shù)據(jù)表明在該等待模式選擇寄存器28中設(shè)置了等待模式時，時鐘控制電路22向PLL電路20提供等待信號STB，通過該信號可暫停PLL電路20的工作。這導(dǎo)致暫停內(nèi)部時鐘ICLK。
內(nèi)部電路14中的CPU通過其執(zhí)行的程序指令檢測內(nèi)部電路14的工作速度，并把相應(yīng)的控制數(shù)據(jù)設(shè)置在各個寄存器24、26和28中。否則，如果在預(yù)定時間內(nèi)沒有接收到任何工作指令，則CPU把控制數(shù)據(jù)設(shè)置到等待模式選擇寄存器28中。
這樣，根據(jù)內(nèi)部電路14的工作速度，時鐘控制電路22可變地控制內(nèi)部時鐘ICLK的頻率。為此，時鐘控制電路22隨時獲取內(nèi)部電路14的工作速度。因此，在本發(fā)明的實施例中，該時鐘控制電路22控制內(nèi)部電源電壓產(chǎn)生電路12所產(chǎn)生的內(nèi)部電源電壓IVcc的電壓電平。典型地，時鐘控制電路22在內(nèi)部電源電壓設(shè)置寄存器16中設(shè)置一個對應(yīng)于內(nèi)部時鐘ICLK的頻率的電壓控制信號VCONa。然后，內(nèi)部電源電壓產(chǎn)生電路12控制根據(jù)內(nèi)部電源電壓設(shè)置寄存器16中的設(shè)置數(shù)據(jù)而產(chǎn)生的內(nèi)部電源電壓IVcc的電平。
根據(jù)典型的控制方法，如圖1所示，當內(nèi)部時鐘ICLK的頻率較高時，受控的內(nèi)部電源電壓IVcc也高，而當內(nèi)部時鐘ICLK的頻率較低時，受控的內(nèi)部電源電壓IVcc也低。從而時鐘控制電路22控制內(nèi)部電源電壓和內(nèi)部時鐘信號頻率。因此，圖3把時鐘控制電路22描述為時鐘和電壓控制電路22。
不僅可以由時鐘和電壓控制電路22，也可以通過內(nèi)部總線BUS由內(nèi)部電路14中的CPU來設(shè)置內(nèi)部電源電壓設(shè)置寄存器16。在程序執(zhí)行期間，CPU可以通過內(nèi)部電源電壓設(shè)置寄存器16直接控制內(nèi)部電源電壓電平和內(nèi)部時鐘信號頻率。
當內(nèi)部電路14轉(zhuǎn)換為等待模式時，內(nèi)部時鐘ICLK暫停，同時暫停產(chǎn)生內(nèi)部電源電壓IVcc。這基本上完全暫停了內(nèi)部電路14。所以，無法執(zhí)行從等待模式到正常工作模式的恢復(fù)操作?？紤]到這一點，在本發(fā)明的實施例中提供了外部復(fù)位電路18。響應(yīng)于外部提供的復(fù)位信號RST，外部復(fù)位電路18提供初始化信號INI，以對內(nèi)部電源電壓設(shè)置寄存器16中的設(shè)置值進行初始化。通過這種初始化操作，內(nèi)部電源電壓產(chǎn)生電路12重新開始產(chǎn)生內(nèi)部電源電壓IVcc，從而恢復(fù)內(nèi)部電路14的工作條件。初始化信號INI也被提供給時鐘和電壓控制電路22。響應(yīng)于這個初始化信號INI，時鐘和電壓控制電路22重新開始產(chǎn)生內(nèi)部時鐘ICLK。
因此，由于在等待模式期間暫停產(chǎn)生內(nèi)部電源電壓IVcc，所以提供了這樣一種配置響應(yīng)于外部控制電路的復(fù)位信號RST而恢復(fù)內(nèi)部電源電壓IVcc。向外部復(fù)位電路18提供外部電源電壓，這使得外部復(fù)位電路18在等待模式期間可以響應(yīng)于外部復(fù)位信號RST而工作。
時鐘和電壓控制電路22控制內(nèi)部時鐘ICLK的頻率和內(nèi)部電源電壓IVcc的電壓電平。在這種控制中，當工作速度從高變低時，內(nèi)部時鐘ICLK的頻率被控制為降低，同時，內(nèi)部電源電壓IVcc的電平被控制為降低。降低內(nèi)部時鐘ICLK的控制可以在相對短的時間內(nèi)完成，而由于平滑電容器Cp等的原因，降低內(nèi)部電源電壓IVcc是個逐漸的過程。即使在這種條件下，只要向內(nèi)部電路14提供了高于最小工作電壓Vmin的內(nèi)部電源電壓，就不會干擾內(nèi)部電路14的正常工作。
與此相反，當工作速度從低變高時，要求在頻率控制之前進行提高內(nèi)部電源電壓IVcc的控制。在確定內(nèi)部電源電壓IVcc確實已經(jīng)提高之后，控制內(nèi)部時鐘ICLK的頻率升高。這是因為如前面所述，內(nèi)部電源電壓IVcc的提升無法迅速完成。因此，在提升內(nèi)部電源電壓IVcc之后，控制內(nèi)部時鐘ICLK的頻率，使其提高到使內(nèi)部電路14能夠在此時的電壓電平下工作的頻率。
為實現(xiàn)本發(fā)明實施例的上述控制，在集成電路10中提供了電源電壓監(jiān)視電路30。電源電壓監(jiān)視電路30監(jiān)視調(diào)壓器12產(chǎn)生的內(nèi)部電源電壓IVcc的電平，并把檢測到的電壓電平存儲在電源電壓檢測寄存器34中。為此，電源電壓監(jiān)視電路30中提供了比較器31、32和33，它們分別把內(nèi)部電源電壓IVcc與三個參考電壓V1、V2和V3進行比較。從這些比較器輸出的信號存儲在電源電壓檢測寄存器34中。下面將描述這個操作的細節(jié)。把電源電壓檢測寄存器34中設(shè)置的數(shù)據(jù)提供給時鐘和電壓控制電路22，用于控制內(nèi)部時鐘ICLK的頻率。即，當內(nèi)部時鐘ICLK的頻率升高時，內(nèi)部電源電壓IVcc被控制為升高。在確定了電源電壓監(jiān)視電路30檢測到的內(nèi)部電源電壓IVcc已經(jīng)提高之后，內(nèi)部時鐘ICLK的頻率被控制為升高。
圖4是內(nèi)部電源電壓產(chǎn)生電路12的詳細電路圖。該內(nèi)部電源電壓產(chǎn)生電路12包括，例如，DC-DC調(diào)壓器。用于電壓控制的p溝道晶體管T1位于所提供的外部電源電壓EVcc和所產(chǎn)生的內(nèi)部電源電壓IVcc之間。差分放大器amp的輸出被提供給了該電壓控制晶體管T1的柵極。這里，差分放大器amp具有負輸入端IN2和正輸入端IN1，在負輸入端IN2上施加參考電壓Vref，在正輸入端IN1上施加對內(nèi)部電源電壓IVcc進行電阻分壓得到的電壓。內(nèi)部電源電壓IVcc由電阻器R1、R2、R3和R4進行分壓。每個電阻分壓節(jié)點n1、n2和n3通過各個反饋晶體管T2、T3和T4被反饋給正輸入端IN1。
根據(jù)對內(nèi)部電源電壓設(shè)置寄存器16中的2位控制數(shù)據(jù)VS0和VS1進行解碼的解碼器13的輸出CV3、CV2和CV1，反饋晶體管T2、T3和T4中的任何一個被控制為處于導(dǎo)通狀態(tài)。通過這些反饋晶體管中被控制為處于導(dǎo)通狀態(tài)的一個晶體管，節(jié)點n1、n2和n3中的一個被提供給差分放大器amp的正輸入端IN1。同樣，解碼器13的輸出CVoff被提供給差分放大器amp。響應(yīng)于此，差分放大器amp的輸出被控制為處于H電平，且電壓控制晶體管T1被設(shè)置為非導(dǎo)通狀態(tài)。于是，暫停產(chǎn)生內(nèi)部電源電壓IVcc，由于串連的電阻器R1到R4，內(nèi)部電源電壓IVcc被設(shè)置為地電平。
當正輸入IN1變得等于負輸入IN2時，差分放大器amp達到平衡。例如，當解碼器13的輸出CV3處于H電平，且反饋晶體管T2處于導(dǎo)通狀態(tài)時，差分放大器amp控制電壓控制晶體管T1，使節(jié)點n1的電壓變得等于參考電壓Vref。當節(jié)點n1的電壓變得低于參考電壓Vref時，差分放大器amp的輸出被控制為降低。相應(yīng)于此，電壓控制晶體管T1變得更加導(dǎo)通，內(nèi)部電源電壓IVcc升高。因此，節(jié)點n1的電壓升高，當節(jié)點n1的電壓達到參考電壓Vref的電平時，達到穩(wěn)定狀態(tài)。
與此相反，當節(jié)點n1的電壓變得高于參考電壓Vref時，差分放大器amp的輸出被控制為升高。相應(yīng)于此，電壓控制晶體管T1變得不太導(dǎo)通，且內(nèi)部電源電壓IVcc降低。因此，節(jié)點n1的電壓降低，當節(jié)點n1的電壓達到參考電壓Vref的電平時，達到穩(wěn)定狀態(tài)。
當解碼器13的控制信號CV3表明H電平時，由于節(jié)點n1的電壓被控制為變得等于參考電壓Vref，所以內(nèi)部電源電壓IVcc是根據(jù)電阻R1與電阻R2+R3+R4的電阻分壓比所確定的電壓電平。同樣，當控制信號CV2表明H電平時，由于節(jié)點n2的電壓被控制為變得等于參考電壓Vref，所以內(nèi)部電源電壓Ivcc是根據(jù)電阻R1+R2與電阻R3+R4的電阻分壓比所確定的電壓電平。此外，當控制信號CV1表明H電平時，內(nèi)部電源電壓IVcc是根據(jù)電阻RI+R2+R3與電阻R4的電阻分壓比所確定的電壓電平。因此，當控制信號CV1表明H電平時，內(nèi)部電源電壓IVcc被控制為處于最高電壓。當控制信號CV2表明H電平，然后控制信號CV3表明H電平的時候，內(nèi)部電源電壓IVcc被控制為以該順序降低。
因此，如圖1所示，當要把內(nèi)部電源電壓IVcc控制為電壓V1、V2或V3時，控制信號CV1、CV2或CV3分別被控制為處于H電平。另外，在等待模式期間，控制信號CVoff被設(shè)置為H電平，因而暫停產(chǎn)生內(nèi)部電源電壓IVcc。
在這個內(nèi)部電源電壓設(shè)置寄存器16中，利用三個控制信號INI、VCONa和VCONs來確定要設(shè)置在兩個比特位VS0、VS1中的設(shè)置值。如圖3所示，響應(yīng)于來自外部復(fù)位電路18的初始化信號INI，兩位設(shè)置值VS0、VS1被設(shè)置為初始值(1，1)。當設(shè)置了初始值(1，1)時，控制信號CV1是H電平，且內(nèi)部電源電壓IVcc被控制為具有最高電壓V1。同樣，響應(yīng)于來自時鐘和電壓控制電路22的控制信號VCONa，除了初始值(1，1)之外，兩位設(shè)置值VS0、VS1還可以設(shè)置為(1，0)、(0，1)或(0，0)中的任意一個。當設(shè)置值為(1，0)時，控制信號CV2為H電平，導(dǎo)致內(nèi)部電源電壓IVcc被控制為具有電壓V2。當設(shè)置值為(0，1)時，控制信號CV3為H電平，導(dǎo)致內(nèi)部電源電壓IVcc被控制為具有電壓V3。另外，當設(shè)置值為(0，0)時，控制信號Cvoff為H電平，導(dǎo)致暫停產(chǎn)生內(nèi)部電源電壓IVcc。
此外，在內(nèi)部電路14中的CPU執(zhí)行程序時，可以通過控制信號VCONs，可變地設(shè)置內(nèi)部電源電壓設(shè)置寄存器16中的設(shè)置值，如VS0、VS1。這樣，CPU可以直接控制內(nèi)部電源電壓。
現(xiàn)在，圖5顯示了電源電壓監(jiān)視電路30的詳細電路圖。該電源電壓監(jiān)視電路30具有差分比較器31、32和33，電源電壓檢測寄存器34以及反相器35，差分比較器31、32和33分別把參考電壓V1、V2和V3與內(nèi)部電壓IVcc進行比較；電源電壓檢測寄存器34存儲來自各個差分比較器的輸出；反相器35反轉(zhuǎn)差分比較器33的輸出，從而輸出低電壓復(fù)位信號VRST。
參考如圖1所示的電壓V1、V2和V3，當內(nèi)部電源電壓IVcc變得不小于電壓V1時，電源電壓檢測寄存器34中的設(shè)置值VD0為L電平，而當內(nèi)部電源電壓IVcc變得小于電壓V1時，設(shè)置值VD0為H電平。當內(nèi)部電源電壓IVcc變得不小于電壓V2時，電源電壓檢測寄存器34中的設(shè)置值VD1為L電平，而當內(nèi)部電源電壓IVcc變得小于電壓V2時，設(shè)置值VD1為H電平。同樣，當內(nèi)部電源電壓IVcc變得不小于電壓V3時，電源電壓檢測寄存器34中的設(shè)置值VD2為L電平，而當內(nèi)部電源電壓IVcc變得小于電壓V3時，電源電壓檢測寄存器34中的設(shè)置值VD2為H電平。因此，在電源電壓監(jiān)視電路30中，根據(jù)內(nèi)部電源電壓IVcc是否從最高電壓電平到了電壓V1、V2或V3，電源電壓檢測寄存器34中的各個檢測數(shù)據(jù)VD0、VD1、VD2被設(shè)置為L電平或H電平。
如前所述，當控制內(nèi)部時鐘ICLK產(chǎn)生更高頻率時，時鐘和電壓控制電路22輸出電壓控制信號VCONa，首先提高內(nèi)部電源電壓IVcc。在電源電壓監(jiān)視電路30確定內(nèi)部電源電壓IVcc達到了電壓V1或V2之后，時鐘和電壓控制電路22控制內(nèi)部時鐘ICLK，產(chǎn)生對應(yīng)于電壓V1或V2的各個頻率。因此，內(nèi)部電路14可以確切地接收到所提供的內(nèi)部電源電壓IVcc，其高于內(nèi)部時鐘ICLK頻率下的最小工作電壓Vmin。這樣，可以在內(nèi)部時鐘ICLK被控制為具有更高頻率時，防止內(nèi)部電路14進入不能工作的狀態(tài)。
當內(nèi)部電源電壓IVcc變得低于最小電壓V3時，電源電壓監(jiān)視電路30輸出低電壓復(fù)位信號VRST。在內(nèi)部電源電壓IVcc變得很低以至于不能保留內(nèi)部電路14的寄存器和DRAM中的數(shù)據(jù)之前，產(chǎn)生并向外輸出該低電壓復(fù)位信號。簡而言之，低電壓復(fù)位信號VRST是向外界報告內(nèi)部電源電壓降低的信號。響應(yīng)于該低電壓復(fù)位信號VRST，例如，通過使用預(yù)定的方法來執(zhí)行保存寄存器和存儲器的數(shù)據(jù)的控制。
另外，在等待模式期間，暫停產(chǎn)生內(nèi)部電源電壓IVcc。然而，由于轉(zhuǎn)換到等待模式是由內(nèi)部電路14中的CPU控制并執(zhí)行的，所以在等待模式選擇寄存器28指示轉(zhuǎn)換到等待模式之前，CPU使用預(yù)定的方法保存寄存器和存儲器中的數(shù)據(jù)。因此，在這種情況下，不向外輸出低電壓復(fù)位信號VRST。
下面將總結(jié)上述本發(fā)明實施例中的內(nèi)部電源電壓控制。
(1)當通電時當通電時，產(chǎn)生通電復(fù)位信號，且響應(yīng)于初始化信號INI，在內(nèi)部電源電壓設(shè)置寄存器16中設(shè)置初始值。據(jù)此，所控制的內(nèi)部電源電壓IVcc被設(shè)置為一個高于最小工作電壓的電壓V1，由此即使在技術(shù)規(guī)范中的最大時鐘信號頻率下，內(nèi)部電路也可以工作。
(2)工作速度由高變低時當CPU控制內(nèi)部電路以更低的速度工作時，在檔位選擇寄存器26中設(shè)置控制數(shù)據(jù)，從而PLL電路20選擇高的分頻比。響應(yīng)于此，時鐘和電壓控制電路22選擇具有較低頻率的時鐘，并輸出所選擇的時鐘信號，作為內(nèi)部時鐘ICLK。此外，當降低內(nèi)部時鐘ICLK的頻率時，時鐘和電壓控制電路22在內(nèi)部電源電壓設(shè)置寄存器16中設(shè)置預(yù)定的電壓控制信號VCONa。這使得調(diào)壓器12產(chǎn)生更低電平的內(nèi)部電源電壓IVcc。
(3)工作速度由低變高時
當CPU控制內(nèi)部電路以更高的速度工作時，在檔位選擇寄存器26中設(shè)置控制數(shù)據(jù)，從而PLL電路20選擇低的分頻比。響應(yīng)于此，時鐘和電壓控制電路22在內(nèi)部電源電壓設(shè)置寄存器16中設(shè)置預(yù)定的電壓控制信號VCONa，控制調(diào)壓器12產(chǎn)生更高電平的內(nèi)部電源電壓IVcc。在電源電壓監(jiān)視電路30中的電源電壓檢測寄存器34確定升高后的內(nèi)部電源電壓已經(jīng)達到了預(yù)期電平之后，時鐘和電壓控制電路22選擇具有更高頻率的時鐘信號，并把所選擇的時鐘信號輸出作為內(nèi)部時鐘ICLK。
(4)進入等待模式，以及從中恢復(fù)當CPU控制進入等待模式時，在執(zhí)行必須的處理(如數(shù)據(jù)保存)之后，CPU設(shè)置等待模式選擇寄存器28。響應(yīng)于此，時鐘和電壓控制電路22把等待模式數(shù)據(jù)設(shè)置在內(nèi)部電源電壓設(shè)置寄存器16中，使調(diào)壓器12暫停產(chǎn)生內(nèi)部電源電壓IVcc。此外，時鐘和電壓控制電路22向PLL電路20輸出等待模式信號STB，以暫停產(chǎn)生時鐘信號。結(jié)果，內(nèi)部時鐘ICLK暫停。從而，內(nèi)部電路完全進入睡眠狀態(tài)。
當從等待模式中恢復(fù)時，由于內(nèi)部電路已經(jīng)處于完全睡眠狀態(tài)，所以響應(yīng)于來自外部的復(fù)位信號RST而執(zhí)行恢復(fù)。外部復(fù)位電路18輸出初始化信號INI，把初始值設(shè)置在內(nèi)部電源電壓設(shè)置寄存器16中，并控制調(diào)壓器12產(chǎn)生最大電壓V1。另外，時鐘和電壓控制電路22產(chǎn)生具有最高頻率的內(nèi)部時鐘ICLK。
(5)控制修改內(nèi)部電源電壓的另一種情況除了時鐘和電壓控制電路22外，還可以通過內(nèi)部總線BUS由內(nèi)部電路中的CPU來修改內(nèi)部電源電壓設(shè)置寄存器16中的設(shè)置值。即，CPU通過在寄存器24、26和28中設(shè)置預(yù)定的數(shù)據(jù)來控制內(nèi)部時鐘ICLK的頻率。CPU還通過在內(nèi)部電源電壓設(shè)置寄存器16中設(shè)置預(yù)定的數(shù)據(jù)，從而直接控制內(nèi)部電源電壓IVcc的電平。
作為執(zhí)行上述高速工作和低速工作的實例，下面將描述集成電路10包含具有通信控制功能的微計算機的情況。當微計算機執(zhí)行高速通信時，集成電路10中的內(nèi)部電路(包括CPU、存儲器、定時器等)以下述方式受到控制內(nèi)部時鐘ICLK的頻率高，內(nèi)部電源電壓IVcc也高。與此相反，當微計算機執(zhí)行低速通信時，內(nèi)部電路以下述方式被控制為內(nèi)部時鐘ICLK的頻率低，內(nèi)部電源電壓IVcc也低。此外，當沒有發(fā)生通信時，內(nèi)部電路被設(shè)置為等待模式，暫停內(nèi)部時鐘ICLK和內(nèi)部電源電壓IVcc的產(chǎn)生。
如上所述，在內(nèi)部電路中的CPU的控制下，在相關(guān)的寄存器中設(shè)置對應(yīng)于各個工作模式的控制數(shù)據(jù)。通過使用這些數(shù)據(jù)，時鐘和電壓控制電路不僅控制內(nèi)部時鐘信號的頻率，而且控制內(nèi)部電源電壓的電平。因此，電路在低速工作時可以很大程度地降低功耗。
以上描述了本發(fā)明的實施例，根據(jù)本發(fā)明，內(nèi)部電源電壓的電壓電平能夠可變地得以控制，與傳統(tǒng)電路相比，可以在很大程度上減小低速工作時的功耗。
本發(fā)明的范圍不限于上述實施例的具體細節(jié)。任何適當?shù)男薷暮偷韧鎿Q都落在本發(fā)明的范圍內(nèi)。所附權(quán)利要求涵蓋落入本發(fā)明范圍內(nèi)的所有特征和優(yōu)點。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括內(nèi)部電源電壓產(chǎn)生電路，其通過降低外部電源電壓而產(chǎn)生內(nèi)部電源電壓；以及內(nèi)部電路，其利用所提供的內(nèi)部電源電壓進行操作，其中，內(nèi)部電源電壓產(chǎn)生電路根據(jù)內(nèi)部電路的工作速度而改變所要產(chǎn)生的內(nèi)部電源電壓電平。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括時鐘控制電路，其產(chǎn)生頻率根據(jù)內(nèi)部電路的工作速度而得以控制的內(nèi)部時鐘信號，其中，當內(nèi)部時鐘信號被控制為具有第一頻率時，內(nèi)部電源電壓被控制為具有第一電壓，當內(nèi)部時鐘信號被控制為具有低于第一頻率的第二頻率時，內(nèi)部電源電壓被控制為具有低于第一電壓的第二電壓。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括時鐘和電壓控制電路，其產(chǎn)生頻率根據(jù)內(nèi)部電路的工作速度而得以控制的內(nèi)部時鐘信號，所述時鐘和電壓控制電路控制內(nèi)部時鐘信號的頻率，并控制由內(nèi)部電源電壓產(chǎn)生電路產(chǎn)生的內(nèi)部電源電壓電平，使其變?yōu)橐粋€對應(yīng)于內(nèi)部時鐘信號頻率的電平。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中當內(nèi)部時鐘信號被控制為具有第一頻率時，內(nèi)部電源電壓被控制為具有第一電壓，當內(nèi)部時鐘信號被控制為具有低于第一頻率的第二頻率時，內(nèi)部電源電壓被控制為具有低于第一電壓的第二電壓。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中內(nèi)部電源電壓的受控電壓電平被設(shè)置為高于在各個內(nèi)部時鐘信號頻率下內(nèi)部電路可以工作的最小電壓電平。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中內(nèi)部電源電壓的受控電壓電平被設(shè)置為高于在各個內(nèi)部時鐘信號頻率下內(nèi)部電路可以工作的最小電壓電平。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中內(nèi)部電源電壓的受控電壓電平被設(shè)置為高于在各個內(nèi)部時鐘信號頻率下內(nèi)部電路可以工作的最小電壓電平。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中當內(nèi)部電源電壓被控制為從第二電壓升高至第一電壓時，在確定內(nèi)部電源電壓產(chǎn)生電路產(chǎn)生的內(nèi)部電源電壓已經(jīng)升高至第一電壓之后，內(nèi)部時鐘信號頻率被控制為從第二頻率變?yōu)榈谝活l率。
9.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中當內(nèi)部電源電壓被控制為從第二電壓升高至第一電壓時，在確定內(nèi)部電源電壓產(chǎn)生電路產(chǎn)生的內(nèi)部電源電壓已經(jīng)升高至第一電壓之后，內(nèi)部時鐘信號頻率被控制為從第二頻率變?yōu)榈谝活l率。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中當內(nèi)部電路被控制為進入等待模式時，內(nèi)部電源電壓產(chǎn)生電路暫停產(chǎn)生內(nèi)部電源電壓。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，還包括外部復(fù)位電路，其產(chǎn)生初始化信號，以把內(nèi)部電路從等待模式中恢復(fù)過來，其中，響應(yīng)于所述初始化信號，內(nèi)部電源電壓產(chǎn)生電路重新開始產(chǎn)生內(nèi)部電源電壓。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中在通電時，內(nèi)部電源電壓被控制為具有最高的內(nèi)部電源電壓電平。
13.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中根據(jù)由內(nèi)部電路中的CPU所執(zhí)行的程序，由時鐘控制電路產(chǎn)生的內(nèi)部時鐘信號頻率受到控制，此外，由內(nèi)部電源電壓產(chǎn)生電路產(chǎn)生的內(nèi)部電源電壓電平受到控制。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，其中所執(zhí)行的程序確定是以高速工作模式工作還是以低速工作模式工作，當確定處于高速工作模式時，內(nèi)部時鐘信號頻率被控制為升高，且內(nèi)部電源電壓也被控制為升高；而處于低速工作模式時，內(nèi)部時鐘信號頻率被控制為降低，內(nèi)部電源電壓也被控制為降低。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，還包括第一寄存器；其向內(nèi)部電源電壓產(chǎn)生電路提供電壓控制信號；以及第二寄存器，其向時鐘控制電路提供工作模式信號，其中，CPU根據(jù)所執(zhí)行的程序來修改第一寄存器和第二寄存器中至少一個寄存器中存儲的數(shù)據(jù)。
全文摘要
在具有通過降低外部電源電壓而產(chǎn)生內(nèi)部電源電壓的內(nèi)部電源電壓產(chǎn)生電路的集成電路中，提供了一種內(nèi)部電路，其利用所提供的內(nèi)部電源電壓進行操作。內(nèi)部電源電壓產(chǎn)生電路根據(jù)內(nèi)部電路的工作速度而改變所要產(chǎn)生的內(nèi)部電源電壓電平。優(yōu)選地，該半導(dǎo)體集成電路包含產(chǎn)生內(nèi)部時鐘信號的時鐘控制電路，其中，根據(jù)內(nèi)部電路的工作速度來控制時鐘信號的頻率。當內(nèi)部時鐘信號控制在較高頻率時，內(nèi)部電源電壓被控制為較高。同樣，當內(nèi)部時鐘信號控制在較低頻率時，內(nèi)部電源電壓被控制為較低。
文檔編號G05F1/10GK1481024SQ03149790
公開日2004年3月10日 申請日期2003年8月5日 優(yōu)先權(quán)日2002年8月8日
發(fā)明者阿部裕之, 高須賀豊, 伊勢尚生, 鷹野裕子, 高橋幸江, , 子, 江, 生 申請人:富士通株式會社