專利名稱：半導(dǎo)體器件和電源電壓控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及根據(jù)多個(gè)電源電位驅(qū)動(dòng)內(nèi)部電路的半導(dǎo)體器件和電源電壓控制方法，例如以與邏輯電路用的電源電壓分開(kāi)、另外需要升壓電路或降壓電路用的電源電路的半導(dǎo)體存儲(chǔ)器件等為對(duì)象。
背景技術(shù)：
人們?cè)缇椭罊z測(cè)外部電源下降到某一電位電平后產(chǎn)生復(fù)位信號(hào)的電源電位檢測(cè)電路。該復(fù)位信號(hào)，在供往半導(dǎo)體器件的外部電源進(jìn)行預(yù)想不到的不規(guī)則的瞬停、瞬斷或不穩(wěn)定的ON、OFF這樣的情況下，為了確實(shí)地使內(nèi)部電路進(jìn)行初始化而停止內(nèi)部電源產(chǎn)生電路的動(dòng)作，是重要的信號(hào)。產(chǎn)生該復(fù)位信號(hào)的電源電位檢測(cè)電路，例如可以象圖21那樣地構(gòu)成。
在圖21中，外部電源VDD如圖22A所示當(dāng)電位從某一恒定的電位狀態(tài)不斷下降(時(shí)間t1)時(shí)，具有閾值Vtp的PMOS晶體管Q21的柵極電位和漏極電位(節(jié)點(diǎn)12)如圖22B所示就漸漸地從VDD-Vtp下降。當(dāng)節(jié)點(diǎn)12的電位不斷下降時(shí)，在電位下降得比反相器IV21內(nèi)的NMOS晶體管的閾值還低(時(shí)間t2)的時(shí)刻，如圖22B所示，輸出電位14就變成為OFF。
圖21那樣的電源電位檢測(cè)電路，在有多個(gè)供往半導(dǎo)體器件的外部電源的情況下，在每一個(gè)電源電位上都要設(shè)置。
但是，在使用供給不同的2個(gè)外部電源VDD、VCC的半導(dǎo)體器件時(shí)，就存在著兩方或一方的外部電源產(chǎn)生預(yù)期不到的不規(guī)則的瞬?；蛩矓嗟目赡苄?。例如，當(dāng)一方的外部電源產(chǎn)生瞬?；蛩矓鄷r(shí)，在2個(gè)電源電位VDD、VCC之內(nèi)電位高的一方的外部電源就將急劇地下降，或在電源OFF時(shí)電位高的一方的外部電源比電位低的一方先下降，使得電位關(guān)系得以逆轉(zhuǎn)。當(dāng)產(chǎn)生了這樣的電位關(guān)系逆轉(zhuǎn)時(shí)，就要產(chǎn)生結(jié)漏電流，存在著內(nèi)部電路進(jìn)行誤動(dòng)作之虞。

發(fā)明內(nèi)容
為了解決上述課題，本發(fā)明，在根據(jù)不同的第1和第2電源電位分別使內(nèi)部電路動(dòng)作的半導(dǎo)體器件中，具備判定上述第1電源電位是否比第1基準(zhǔn)電位還高的第1判定電路；判定上述第2電源電位是否比第2基準(zhǔn)電位還高的第2判定電路；判定上述第1電源電位是否比上述第2電源電位還高的第3判定電路；當(dāng)在上述第1到第3判定電路的所有判定電路中判定都被肯定時(shí)就向上述內(nèi)部電路供給上述第1和上述第2電源電位，當(dāng)上述第1到第3判定電路中至少有一個(gè)判定被否定時(shí)就輸出使上述內(nèi)部電路進(jìn)行初始化的信號(hào)的電源電壓控制電路。
此外，在根據(jù)不同的第1和第2電源電位分別使內(nèi)部電路動(dòng)作的半導(dǎo)體器件中，具備判定上述第1電源電位是否比第1基準(zhǔn)電位還高的第1判定電路；只有在上述第2電源電位為規(guī)定電位以上時(shí)才輸出上述第1電源電位的電平移位電路；判定上述第1電源電位是否比上述第2電源電位還高的第2判定電路；當(dāng)上述第1和第2判定電路的每一個(gè)判定電路中判定都被肯定，而且從上述電平移位電路輸出上述第1電源電位時(shí)，就向上述內(nèi)部電路供給上述第1和第2電源電位，當(dāng)上述第1和第2判定電路中至少有一個(gè)判定被否定，或上述電平移位電路不輸出上述第1電源電位的情況下，就輸出使上述內(nèi)部電路進(jìn)行初始化的信號(hào)的電源電壓控制電路。


圖1的半導(dǎo)體器件的框圖示出了本發(fā)明的基本原理。
圖2示出了內(nèi)部電源電壓產(chǎn)生電路的動(dòng)作范圍。
圖3的框圖示出了本發(fā)明的半導(dǎo)體器件的實(shí)施例1的概略構(gòu)成。
圖4的電路圖示出了VCC檢測(cè)電路的內(nèi)部構(gòu)成。
圖5A、B示出了圖2的VCC檢測(cè)電路的電位波形圖。
圖6的電路圖示出了電位比較電路的內(nèi)部構(gòu)成。
圖7A、B是電位比較電路的電位波形圖。
圖8示出了電位比較電路的內(nèi)部構(gòu)成。
圖9A、B是電位比較電路的電位波形圖。
圖10示出了內(nèi)部電源產(chǎn)生電路的動(dòng)作范圍。
圖11A、B示出了電源電位VDD、VCC瞬停的例子。
圖12的框圖示出了本發(fā)明的半導(dǎo)體器件的實(shí)施例2的概略構(gòu)成。
圖13的電路圖示出了電平移位電路的內(nèi)部構(gòu)成。
圖14A、B是圖12的電平移位電路的電位波形圖。
圖15示出了內(nèi)部電源產(chǎn)生電路的動(dòng)作范圍。
圖16是本發(fā)明的半導(dǎo)體器件的實(shí)施例3的框圖。
圖17的電路圖示出了VCC檢測(cè)電路的內(nèi)部構(gòu)成。
圖18的電路圖示出了電位比較電路的內(nèi)部構(gòu)成。
圖19的電路圖示出了電位比較電路的內(nèi)部構(gòu)成。
圖20的流程圖示出了控制電路的處理動(dòng)作。
圖21的電路圖示出了現(xiàn)有的電源電位檢測(cè)電路的一個(gè)例子。
圖22A、B是外部電源VDD的電位波形圖。
具體實(shí)施例方式
以下參看附圖具體地對(duì)本發(fā)明的半導(dǎo)體器件和電源電壓控制方法進(jìn)行說(shuō)明。以下，作為本發(fā)明的半導(dǎo)體器件的一個(gè)例子，對(duì)DRAM混合裝配型的系統(tǒng)LSI進(jìn)行說(shuō)明。向該LSI至少供給2種電源電位VDD、VCC(但是，VDD＜VCC)，VDD(第2電源電位)被用做LSI內(nèi)部邏輯電路或DRAM的外圍電路等的電源，VCC(第1電源電位)用于產(chǎn)生DRAM中使用的升壓電壓(降壓電壓)的升壓(降壓)電路等中。
(本發(fā)明原理電路圖的說(shuō)明)圖1的電路圖示出了本發(fā)明的半導(dǎo)體器件的基本原理。從外部向圖1的半導(dǎo)體器件供給不同的2種電源電位VDD、VCC(但是，VDD＜VCC)。圖1的半導(dǎo)體器件具備與圖21的電源電位檢測(cè)電路同樣構(gòu)成的VDD檢測(cè)電路1和VCC檢測(cè)電路2以及根據(jù)這些檢測(cè)電路1、2控制內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6的控制電路7。
控制電路7，在電源投入后，接受到電源電位VDD、VCC已變成為正常電位的信息后，控制多個(gè)內(nèi)部電源產(chǎn)生電路的電位產(chǎn)生順序。此外，在已處于穩(wěn)定電平的電源電位VDD、VCC的電位電平下降的情況下，控制電路7就使內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止并輸出使內(nèi)部電路6初始化的信號(hào)。
圖2示出了內(nèi)部電源產(chǎn)生電路5的動(dòng)作范圍，圖示的帶影線的部分表示內(nèi)部電源產(chǎn)生電路5停止動(dòng)作的電壓范圍。
VDD檢測(cè)電路1，如圖2的實(shí)線J21所示，在設(shè)VDD檢測(cè)電路1內(nèi)的NMOS晶體管和PMOS晶體管的閾值電壓分別變成為Vth、Vtp時(shí)，檢測(cè)電源電位是否滿足VDD＞Vth+Vtp的關(guān)系。
此外，VCC檢測(cè)電路2，如圖2的實(shí)線J22所示，在設(shè)VDD檢測(cè)電路1內(nèi)的NMOS晶體管和PMOS晶體管的閾值電壓分別變成為Vth’、Vtp’時(shí)，檢測(cè)電源電位是否滿足VCC＞Vth’+Vtp’的關(guān)系。圖2的2點(diǎn)鎖線J23表示VDD＝VCC的線，比該線還往左側(cè)，表示外部電源的電位進(jìn)行逆轉(zhuǎn)的狀態(tài)。
圖1的半導(dǎo)體器件，由于僅僅在電源電壓VDD、VCC處于圖2中帶影線部分的電壓范圍內(nèi)的情況下，才使內(nèi)部電源產(chǎn)生電路5或內(nèi)部電路6的動(dòng)作停止，故即便是變成為電源電位VDD和VCC的電位已經(jīng)逆轉(zhuǎn)的點(diǎn)C那樣的異常狀態(tài)，也不能停止內(nèi)部電源產(chǎn)生電路5或內(nèi)部電路6的動(dòng)作。
為此，在電位的逆轉(zhuǎn)時(shí)，就存在著因在內(nèi)部電源產(chǎn)生電路5內(nèi)的升壓電位產(chǎn)生電路等中產(chǎn)生結(jié)漏電流而流過(guò)大的電流使電路產(chǎn)生誤動(dòng)作的可能性。
以下，說(shuō)明經(jīng)過(guò)努力研究使得不產(chǎn)生上述那樣的缺點(diǎn)的半導(dǎo)體器件的例子。
(實(shí)施例1)
圖3的框圖示出了本發(fā)明的半導(dǎo)體器件的實(shí)施例1的概略構(gòu)成。圖3的半導(dǎo)體器件具備檢測(cè)電源電位VDD的電位電平的VDD檢測(cè)電路(第1判定電路)1；檢測(cè)電源電位VCC的電位電平的VCC檢測(cè)電路(第2判定電路)2；判定電源電位VCC是否比電源電位VDD還高的電位比較電路(第3判定電路)3；判定電源電位VDD是否比電源電位VCC還高的電位比較電路(第4判定電路)4；對(duì)是否向內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6供給電源電位VDD、VCC進(jìn)行控制的控制電路(電源電壓控制電路)7。
內(nèi)部電源產(chǎn)生電路5，例如含有升壓電源產(chǎn)生電路8、降壓電源產(chǎn)生電路9、中間電位產(chǎn)生電路10、負(fù)電源電壓產(chǎn)生電路11等。向內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6供給電源電壓VCC、VDD。
另一方面內(nèi)部電路6含有存儲(chǔ)單元、存儲(chǔ)單元的讀出/寫入控制電路和讀出放大器等。內(nèi)部電路6把電源電壓VDD用做電源電壓。
圖4的電路圖示出了VCC檢測(cè)電路2的內(nèi)部構(gòu)成。如圖所示，VCC檢測(cè)電路2具有串聯(lián)連接在電源電位VCC的端子和接地端子之間的PMOS晶體管Q1和電阻元件R1、以及級(jí)聯(lián)連接在PMOS晶體管Q1的漏極端子上的反相器IV1到IV4。
圖4的PMOS晶體管Q1柵極端子和漏極端子短路起來(lái)，作為二極管起作用。反相器IV1的輸入電壓變成為從電源電壓VCC減去了PMOS晶體管的閾值電壓Vtp后的電壓。該電壓在超過(guò)了反相器IV1內(nèi)的NMOS晶體管(未畫(huà)出來(lái))的閾值電壓Vtn的時(shí)刻，VCC檢測(cè)電路2輸出高電平電壓。就是說(shuō)，VCC檢測(cè)電路2輸出高電平電壓的條件是VCC＞Vtp’+Vth’。
圖5A-5B是圖3的VCC檢測(cè)電路2的電位波形圖。示出了在時(shí)刻t1時(shí)電源電位VCC開(kāi)始下降的例子。圖5A的波形W1示出了電源電位VCC，波形W2示出了PMOS晶體管Q1的漏極電壓，圖B的波形W3示出了VCC檢測(cè)電路2的輸出電壓。當(dāng)電源電位VCC開(kāi)始下降時(shí)，與此相對(duì)應(yīng)地PMOS晶體管Q1的漏極電壓也將降低。然后，當(dāng)變成為時(shí)刻t2時(shí)，PMOS晶體管Q1的漏極電壓變成為反相器內(nèi)的NMOS晶體管的閾值電壓Vth以下，VCC檢測(cè)電路2的輸出電壓將變成為低電平。
本實(shí)施例的VDD檢測(cè)電路1，與圖21同樣地構(gòu)成，當(dāng)外部基準(zhǔn)電位VDD變成為反相器內(nèi)的NMOS晶體管的閾值電壓以下時(shí)，VDD檢測(cè)電路1的輸出就變成為低電平。如上所述，VDD檢測(cè)電路1檢測(cè)是否滿足VDD＞Vtp+Vth。
圖6的電路圖示出了電位比較電路3的內(nèi)部構(gòu)成。如圖所示，電位比較電路3具有輸出電源電位VDD的2/3的電壓Vd的電阻分壓電路21、輸出電源電位VCC的2/3的電壓Vc的電阻分壓電路22、檢測(cè)電壓Vd、Vc的大小關(guān)系的差動(dòng)放大器23、串聯(lián)連接在電源電位VCC的端子和接地端子之間的PMOS晶體管Q2和NMPS晶體管Q3、級(jí)聯(lián)連接在PMOS晶體管Q2和NMOS晶體管Q3的連接點(diǎn)上的反相器IV5和IV6。
差動(dòng)放大器23，在VCC＞VDD的情況下輸出低電平電壓，在VCC≤VDD的情況下輸出高電平電壓。當(dāng)差動(dòng)放大器23的輸出變成為低電平電壓時(shí)，PMOS晶體管Q2變成為ON，電位比較電路3輸出高電平電壓(電源電位VDD)。此外，當(dāng)差動(dòng)放大器23的輸出變成為高電平電壓時(shí)，PMOS晶體管Q2變成為ON，電位比較電路3輸出低電平電壓。
如上所述，電位比較電路3在VCC＞VDD時(shí)，輸出高電平電壓，在VCC≤VDD時(shí)輸出低電平電壓。
用圖6的電阻分壓電路21、22使電源電位VDD、VCC變成為1/3的理由，是因?yàn)楫?dāng)直接給差動(dòng)放大器23內(nèi)的晶體管的柵極端子加上外部電源電壓VDD、VCC時(shí)，存在著差動(dòng)放大器23內(nèi)的晶體管被破壞的危險(xiǎn)。
圖7A-7B是電位比較電路3的電位波形圖，示出了在時(shí)刻t1時(shí)電源電位VCC開(kāi)始下降的例子。圖7A的波形W4示出了電源電位VCC，波形W5示出了電源電位VDD，圖7B的波形W6是電位比較電路3的輸出電壓。在VCC＞VDD期間，差動(dòng)放大器23的輸出是低電平電壓，電位比較電路3輸出高電平電壓。
在時(shí)刻t2時(shí)，當(dāng)電源電位VDD、VCC的電位關(guān)系發(fā)生逆轉(zhuǎn)變成為VDD＞VCC時(shí)，差動(dòng)放大器23的輸出就變成為高電平電壓，PMOS晶體管Q2變成為OFF，電位比較電路3的輸出變成為高電平電壓。
圖8的電路圖示出了電位比較電路4的內(nèi)部構(gòu)成。如圖所示，電位比較電路4具有輸出電源電位VCC的1/3的電壓Vc的電阻分壓電路31；檢測(cè)電源電位VDD和電壓Vc之間的大小關(guān)系的差動(dòng)放大器32；串聯(lián)連接在電源電位VCC的端子和接地端子之間的PMOS晶體管Q4和NMOS晶體管Q5；級(jí)聯(lián)連接在PMOS晶體管Q4和NMOS晶體管Q5的連接點(diǎn)上的反相器IV7和IV8。
圖9A-9B是電位比較電路4的電位波形圖，示出了在時(shí)刻t1時(shí)電源電位VCC開(kāi)始下降的例子。圖9A的波形W7示出了電源電位VCC，波形W8示出了電源電位VDD，圖9B的波形W9是電位比較電路4的輸出電壓。在VDD＞VCC/3期間，差動(dòng)放大器32的輸出是低電平電壓，PMOS晶體管Q4變成為ON，電位比較電路4的輸出變成為高電平電壓。
在時(shí)刻t2，VDD≤VCC/3，差動(dòng)放大器32的輸出成為高電平電壓，PMOS晶體管Q4變成為OFF，電位比較電路4的輸出變成為低電平電壓。
如上所述，電位比較電路4檢測(cè)是否滿足VDD＞VCC/3。
圖10示出了內(nèi)部電源產(chǎn)生電路5的動(dòng)作范圍，圖10的帶影線的部分表示非動(dòng)作范圍。比圖10的實(shí)線J1更往上側(cè)的范圍是VDD檢測(cè)電路1輸出高電平電壓的情況，比實(shí)線J2更往右側(cè)的范圍是VCC檢測(cè)電路2輸出高電平電壓的情況，比實(shí)線J3更往下側(cè)的范圍是電位比較電路3輸出高電平電壓的情況，比實(shí)線J4更往上側(cè)的范圍是電位比較電路4輸出高電平電壓的情況。
被這4條實(shí)線J1到J4圍起來(lái)的電壓范圍，就是說(shuō)滿足VDD＞Vtp+Vtn，VCC＞Vtp’+Vtn’，VDD＜VCC和VDD＞VCC/3這4個(gè)條件的電壓范圍就是內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6的動(dòng)作范圍，除此之外是非動(dòng)作范圍。
圖11示出了電源電位VDD、VCC瞬停的例子。在通常時(shí)，設(shè)VCC為2.5V，VDD為1.5V，設(shè)通常的動(dòng)作電壓狀態(tài)處于圖10的點(diǎn)A。在這里，如圖11A所示，當(dāng)電源電位VDD瞬停，則動(dòng)作電壓狀態(tài)將沿著線B從圖10的點(diǎn)A向箭頭的方向移動(dòng)。不久，當(dāng)與實(shí)線J4進(jìn)行交叉變成為VDD＜VCC/3時(shí)，電位比較電路4的輸出將變成為低電平電壓，控制電路7使內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止，同時(shí)使內(nèi)部電路6初始化。
另一方面，在通常的動(dòng)作電壓狀態(tài)處于圖10的點(diǎn)A時(shí)，如圖11B所示，當(dāng)電源電位VCC瞬停時(shí)，動(dòng)作電壓狀態(tài)就從圖10的點(diǎn)A向點(diǎn)C在箭頭的方向上移動(dòng)。不久，當(dāng)與實(shí)線J3交叉變成為VDD＞VCC時(shí)，電位比較電路3的輸出就變成為低電平電壓，控制電路7使內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止，同時(shí)使內(nèi)部電路6初始化。
此外，在通常的動(dòng)作電壓狀態(tài)處于圖10的點(diǎn)A時(shí)，當(dāng)外部電源VDD、VCC都瞬停時(shí)，動(dòng)作電壓狀態(tài)就從圖10的點(diǎn)A向點(diǎn)D在箭頭的方向上移動(dòng)。不久，當(dāng)與實(shí)線J3交叉變成為VDD＜Vtp+Vtn時(shí)，VDD檢測(cè)電路1的輸出就變成為低電平電壓，控制電路7使內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止，同時(shí)使內(nèi)部電路6初始化。
如上所述，在本實(shí)施例中，在歸因于瞬?；蛩矓嗟入娫措娢籚DD、VCC的電位關(guān)系發(fā)生了逆轉(zhuǎn)的情況下或變成為比電源電位VDD、VCC的動(dòng)作電壓還低時(shí)，由于作成為使得確實(shí)地停止內(nèi)部電源產(chǎn)生電路5的動(dòng)作并使內(nèi)部電路6進(jìn)行初始化，故可以防止意料之外的結(jié)漏電流或內(nèi)部電路6等的誤動(dòng)作。
特別是在本實(shí)施例的情況下，由于考慮到電位比較電路3、4的比較結(jié)果設(shè)定內(nèi)部電源產(chǎn)生電路5的動(dòng)作范圍，在以往不可能的圖10的斜線部分內(nèi)就可以確實(shí)地停止內(nèi)部電源產(chǎn)生電路5的動(dòng)作。
圖10的斜線部分P1，是即便是VCC＞Vtp’+Vtn’，VCC和VDD的電位也將發(fā)生逆轉(zhuǎn)的區(qū)域，在該區(qū)域中，存在著產(chǎn)生結(jié)漏電流的可能性。此外，斜線部分P2是這樣的區(qū)域即便是VDD＞Vtp+Vtn，由于VDD低，故存在著內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6的動(dòng)作速度降低的可能性。
然而，圖10的電位比較電路4，雖然對(duì)電源電位VDD和電源電位VCC的1/3的電位進(jìn)行比較，進(jìn)行比較的電位并不一定非是1/3不可，只要是不到1的規(guī)定值即可。之所以把規(guī)定值設(shè)定為不到1，是因?yàn)槿绻笥?，則電位將發(fā)生逆轉(zhuǎn)的緣故。
具體地說(shuō)究竟要把規(guī)定值設(shè)定為什么樣的值，可以由所使用的晶體管的閾值電壓等決定。具體地說(shuō)，電位比較電路4，在VCC為2.5V時(shí)，理想的是要判斷是否滿足VDD＞(晶體管的閾值電壓+0.2V～0.5V)的條件。
同樣，電位比較電路3，雖然對(duì)分別使VCC變成為1/3的電壓彼此間進(jìn)行比較，但是，也可以對(duì)用1/3以外的分壓比進(jìn)行分壓的電壓彼此間進(jìn)行比較。
此外，上邊所說(shuō)的控制電路7，雖然根據(jù)VDD檢測(cè)電路1、VCC檢測(cè)電路2和電位比較電路3、4的輸出控制內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6的動(dòng)作，但是也可以控制內(nèi)部電源產(chǎn)生電路5等而不利用電位比較電路4的輸出。在該情況下，變成為省略了圖10的實(shí)線J4的狀態(tài)，結(jié)果就變成為在含于圖10的斜線部分P2內(nèi)的電壓范圍內(nèi)使內(nèi)部電源產(chǎn)生電路5和內(nèi)部電路6動(dòng)作，盡管存在著動(dòng)作速度降低的可能性，但是幾乎不存在誤動(dòng)作的可能。此外，在該情況下，在可以省略電位比較電路4的同時(shí)，還可以省略控制電路7的控制，所以可以削減芯片的占有面積。
(實(shí)施例2)實(shí)施例2是設(shè)置電平移位電路來(lái)取代VDD檢測(cè)電路1的實(shí)施例。
圖12的框圖示出了本發(fā)明的半導(dǎo)體器件的實(shí)施例2的概略構(gòu)成。圖12的半導(dǎo)體器件，除去具備電平移位電路41來(lái)取代VDD檢測(cè)電路1之外，其構(gòu)成與圖3是同樣的。
圖13的電平移位電路41，僅僅在電源電位VDD大于電平移位電路41內(nèi)的NMOS晶體管的閾值電壓時(shí)，才輸出電源電位VCC。
圖13的電路圖示出了電平移位電路41的內(nèi)部構(gòu)成。圖13的電平移位電路41具有向源極端子供給電源電位VCC向柵極端子供給電源電位VDD的PMOS晶體管Q6；由PMOS晶體管Q7和NMPS晶體管Q8構(gòu)成的反相器IV9；由串聯(lián)連接在反相器IV9的輸入端子和PMOS晶體管Q6的漏極端子之間的多個(gè)PMOS晶體管構(gòu)成的充電電路42；由連接在反相器IV9的輸入端子上的2個(gè)反相器IV10、IV11構(gòu)成的鎖存器43；漏極端子連接在鎖存器43的一端上的NMOS晶體管Q9；漏極端子連接在鎖存器43的另一端上且源極端子連接在NMOS晶體管Q9的源極端子上的NMOS晶體管Q10；漏極端子連接在NMOS晶體管Q9、Q10的源極端子上，源極端子接地，向柵極端子供給VDD的NMOS晶體管Q11；連接在NMOS晶體管Q9、Q10的柵極端子間的反相器IV12。
構(gòu)成充電電路42的多個(gè)PMOS晶體管的柵極端子不論哪一個(gè)都已接地，這些PMOS晶體管作為電阻元件使用。
圖14A-14B是圖13的電平移位電路41的電位波形圖。圖14A的波形W10示出了電源電位VCC，波形W11示出了電源電位VDD，圖14B的波形W12是電平移位電路41的輸出電壓。在時(shí)刻t1之前，假定電源電位VDD、VCC分別為1.5V和2.5V。這時(shí)，NMOS晶體管Q9、Q11是ON狀態(tài)，反相器IV9的輸入端子是低電平電壓。因此，電平移位電路41輸出電源電位VCC。
在時(shí)刻t1時(shí)，電源電位VDD開(kāi)始下降，當(dāng)在時(shí)刻t2處電源電位VDD變成為不到NMOS晶體管Q9、Q11的閾值電壓時(shí)，NMOS晶體管Q9、Q11就變成為OFF。這時(shí)，PMOS晶體管Q6變成為ON，反相器IV9的輸入端子變成為由充電電路42的阻抗決定的高電平電壓。借助于此，反相器IV9的輸出電位進(jìn)行反轉(zhuǎn)，變成為低電平電壓。
圖15示出了內(nèi)部電源產(chǎn)生電路5的動(dòng)作范圍，圖示的帶影線部分示出了內(nèi)部電源產(chǎn)生電路5的非動(dòng)作范圍。比圖15的實(shí)線J11更往上側(cè)的范圍是電平移位電路41輸出外部電源電壓VCC的情況，比實(shí)線J12更往右側(cè)的范圍是VCC檢測(cè)電路2輸出高電平電壓的情況，比實(shí)線J13更往下側(cè)的范圍是電位比較電路3輸出高電平電壓的情況，比實(shí)線J14更往上側(cè)的范圍是電位比較電路4輸出高電平電壓的情況。
被這4條實(shí)線J11到J14圍起來(lái)的電壓范圍，就是說(shuō)滿足VDD＞Vt、VCC＞Vtp+Vtn，VDD＜VCC和VDD＞VCC/3這4個(gè)條件的電壓范圍就是內(nèi)部電源產(chǎn)生電路5的動(dòng)作范圍，除此之外是非動(dòng)作范圍。
其次，說(shuō)明實(shí)施例2的半導(dǎo)體器件的動(dòng)作。在通常時(shí)，設(shè)VCC為2.5V，VDD為1.5V，設(shè)通常的動(dòng)作電壓狀態(tài)處于圖15的點(diǎn)A。在這里，如圖11A所示，當(dāng)電源電位VDD瞬停時(shí)，則動(dòng)作電壓狀態(tài)將從圖15的點(diǎn)A沿著線B向箭頭的方向移動(dòng)。不久，當(dāng)與實(shí)線J14進(jìn)行交叉變成為VDD≤VCC/3時(shí)，電位比較電路4的輸出將變成為低電平電壓，控制電路7停止供給內(nèi)部電源產(chǎn)生電路5的電源電位VDD、VCC，同時(shí)使內(nèi)部電路6初始化。
另一方面，在通常的動(dòng)作電壓狀態(tài)處于圖15的點(diǎn)A時(shí)，如圖11B所示，當(dāng)電源電位VCC瞬停時(shí)，動(dòng)作電壓狀態(tài)就從圖15的點(diǎn)A向點(diǎn)C在箭頭的方向上移動(dòng)。不久，當(dāng)與實(shí)線J13交叉變成為VDD≥VCC時(shí)，電位比較電路3的輸出就變成為低電平電壓，控制電路7在停止向內(nèi)部電源產(chǎn)生電路5供給外部電源電位VDD、VCC的同時(shí)，使內(nèi)部電路6初始化。
此外，在通常的動(dòng)作電壓狀態(tài)從圖15的點(diǎn)A向點(diǎn)D移動(dòng)時(shí)，就是說(shuō)，在電源電位VDD、VCC都下降的情況下，在與實(shí)線J11交叉時(shí)，電平移位電路41的輸出就變成為低電平，控制電路7輸出使內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止使內(nèi)部電路6初始化的信號(hào)。
如上所述，在本實(shí)施例中，與實(shí)施例1同樣，在發(fā)生了瞬?；蛩矓嗟仁闺娫措娢籚DD、VCC的電位關(guān)系發(fā)生了逆轉(zhuǎn)，或者電源電位VDD、VCC變成為比晶體管的動(dòng)作電壓還低時(shí)，就可以確實(shí)地停止內(nèi)部電源產(chǎn)生電路5的動(dòng)作并使內(nèi)部電路6進(jìn)行初始化，可以防止意料之外的結(jié)漏電流或內(nèi)部電路6等的誤動(dòng)作。
此外，本實(shí)施例的電平移位電路41，由于可以用所有的CMOS電路構(gòu)成，故如實(shí)施例1的VDD檢測(cè)電路1那樣，不再需要芯片占有面積大的電阻元件，可以緩和布局上的那些制約，因而可以實(shí)現(xiàn)芯片尺寸的小型化。
(實(shí)施例3)實(shí)施例3與實(shí)施例2同樣具備電平移位電路41，其特征在于可以把功耗減少得比實(shí)施例2還低。
圖16是本發(fā)明的半導(dǎo)體器件的實(shí)施例3的框圖。圖16的半導(dǎo)體器件，與圖12同樣，具備電平移位電路41來(lái)取代VDD檢測(cè)電路1。此外，與圖12不同，把電平移位電路41的輸出電壓VLS用做VCC檢測(cè)電路2和電位比較電路3、4的電源電壓。
圖17的電路圖示出了VCC檢測(cè)電路2的內(nèi)部構(gòu)成。圖17的VCC檢測(cè)電路2，在向PMOS晶體管Q1的源極端子供給電平移位電路41的輸出電壓VLS這一點(diǎn)上與圖4的電路不同，除此之外的構(gòu)成與圖4是同樣的。
此外，圖18的電路圖示出了電位比較電路3的內(nèi)部構(gòu)成。圖18的電位比較電路3，在向電阻分壓電路21、22，差動(dòng)放大器23和PMOS晶體管Q2的源極端子供給電平移位電路41的輸出電壓VLS這一點(diǎn)上與圖6的電路不同，除此之外的構(gòu)成與圖6是同樣的。
此外，圖19的電路圖示出了電位比較電路4的內(nèi)部構(gòu)成。圖19的電位比較電路4，也是在向電阻分壓電路31，差動(dòng)放大器32和PMOS晶體管Q4的源極端子供給電平移位電路41的輸出電壓VLS這一點(diǎn)上與圖6的電路不同，除此之外的構(gòu)成與圖8是同樣的。
如上所述，實(shí)施例3由于把電平移位電路41的輸出電壓VLS作為電源電壓驅(qū)動(dòng)VCC檢測(cè)電路2和電位比較電路3、4，故例如在僅僅電源電位VDD比內(nèi)部電源產(chǎn)生電路5或內(nèi)部電路6的動(dòng)作電壓范圍還低時(shí)，由于不僅要進(jìn)行內(nèi)部電源產(chǎn)生電路5的動(dòng)作停止和內(nèi)部電路6的初始化，還要停止向VCC檢測(cè)電路2或電位比較電路3、4的電源供給，在這些電路內(nèi)可以切斷從電源電位VCC向接地端子流動(dòng)的電流，因而可以實(shí)現(xiàn)消耗電流的削減。
(其它的實(shí)施例)
在上邊所說(shuō)的實(shí)施例1到3中，雖然說(shuō)明的是把本發(fā)明應(yīng)用于半導(dǎo)體器件的例子，但是本發(fā)明也可以用半導(dǎo)體器件以外的形態(tài)實(shí)現(xiàn)，例如，也可以使硬件和軟件組合起來(lái)實(shí)現(xiàn)。
圖20的流程圖示出了圖3的控制電路7用軟件方式進(jìn)行動(dòng)作的例子。圖20的流程圖，在系統(tǒng)(例如，半導(dǎo)體器件)的電源投入之后開(kāi)始進(jìn)行處理。首先，用VDD檢測(cè)電路1和VCC檢測(cè)電路2分別檢測(cè)電源電位VDD、VCC(步驟S1)。
其次，判定是否滿足VCC＞(Vtp’+Vtn’)(步驟S2)。如果該判定是肯定的，其次，就判定是否滿足VCC＞VCC/3(步驟S4)。若該判定是肯定的，則向內(nèi)部電源產(chǎn)生電路5供給外部電源VCC、VDD(步驟S6)。
另一方面，在步驟S2到S4中的任何一個(gè)步驟的判定是否定的情況下，就停止向內(nèi)部電源產(chǎn)生電路5的電源電位VCC、VDD的供給，而且要使內(nèi)部電路6進(jìn)行初始化(步驟S7)。
當(dāng)步驟S6、S7的處理結(jié)束后，就判定是否經(jīng)過(guò)了規(guī)定的時(shí)間(步驟S8)。如果經(jīng)過(guò)了規(guī)定時(shí)間，則反復(fù)進(jìn)行步驟S1以下的處理。
如上所述，在用軟件構(gòu)成控制電路7的情況下，就可以利用本來(lái)出于不同的目的在半導(dǎo)體芯片上邊設(shè)置的控制器等進(jìn)行上邊所說(shuō)的控制，可以削減芯片的占有面積。
另外，圖20的步驟S5的處理也可以省略。此外，圖12的半導(dǎo)體器件內(nèi)的控制電路7也可以進(jìn)行軟件方式的處理，在該情況下也可以不進(jìn)行圖20的步驟S3的處理，而代之以進(jìn)行與電平移位電路41同樣的處理。
權(quán)利要求
1.一種根據(jù)不同的第1和第2電源電位分別使內(nèi)部電路動(dòng)作的半導(dǎo)體器件，具備判定上述第1電源電位是否比第1基準(zhǔn)電位還高的第1判定電路；判定上述第2電源電位是否比第2基準(zhǔn)電位還高的第2判定電路；判定上述第1電源電位是否比上述第2電源電位還高的第3判定電路；當(dāng)在上述第1到第3判定電路的所有判定電路中判定都被肯定時(shí)就向上述內(nèi)部電路供給上述第1和上述第2電源電位，當(dāng)上述第1到第3判定電路中至少有一個(gè)判定被否定時(shí)就輸出使上述內(nèi)部電路進(jìn)行初始化的信號(hào)的電源電壓控制電路。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，具備判定上述第2電源電位是否比對(duì)上述第1電源電位乘上比0大比1小的規(guī)定值后得到的電壓值大的第4判定電路，上述電源電壓控制電路，僅僅在上述第1到第4判定電路的所有判定電路中判定都是肯定的情況下，才向上述內(nèi)部電路供給上述第1和第2電源電位。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，上述規(guī)定值以上述半導(dǎo)體器件內(nèi)晶體管的閾值電壓為基準(zhǔn)進(jìn)行設(shè)定。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，具備根據(jù)上述第1和第2電源電位產(chǎn)生用來(lái)驅(qū)動(dòng)上述內(nèi)部電路的內(nèi)部電位的內(nèi)部電源產(chǎn)生電路，上述電源電壓控制電路，當(dāng)在上述第1到第4判定電路的所有判定電路中判定都是肯定的時(shí)候，向上述內(nèi)部電源產(chǎn)生電路供給上述第1和第2電源電位，當(dāng)在上述第1到第4判定電路中至少有一個(gè)判定是否定的時(shí)候，停止向上述內(nèi)部電源產(chǎn)生電路供給上述第1和第2電源電位。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第1電源電位，在通常狀態(tài)下，電位電平比上述第2電源電位高。
6.一種根據(jù)不同的第1和第2電源電位分別使內(nèi)部電路動(dòng)作的半導(dǎo)體器件，具備判定上述第1電源電位是否比第1基準(zhǔn)電位還高的第1判定電路；只有在上述第2電源電位為規(guī)定電位以上時(shí)才輸出上述第1電源電位的電平移位電路；判定上述第1電源電位是否比上述第2電源電位還高的第2判定電路；當(dāng)上述第1和第2判定電路的每一個(gè)判定電路中判定都被肯定，而且從上述電平移位電路輸出上述第1電源電位時(shí)，就向上述內(nèi)部電路供給上述第1和第2電源電位，當(dāng)上述第1和第2判定電路中至少有一個(gè)判定被否定，或上述電平移位電路不輸出上述第1電源電位的情況下，就輸出使上述內(nèi)部電路進(jìn)行初始化的信號(hào)的電源電壓控制電路。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，具備判定上述第2電源電位是否比對(duì)上述第1電源電位乘上比0大比1小的規(guī)定值后得到的電壓值大的第3判定電路，上述電源電壓控制電路，僅僅在上述第1到第3判定電路的所有判定電路中判定都是肯定的，而且，從上述電平移位電路輸出上述第1電源電位的情況下，才向上述內(nèi)部電路供給上述第1和第2電源電位。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，具備根據(jù)上述第1和第2電源電位產(chǎn)生用來(lái)驅(qū)動(dòng)上述內(nèi)部電路的內(nèi)部電位的內(nèi)部電源產(chǎn)生電路，上述電源電壓控制電路，當(dāng)在上述第1到第3判定電路的所有判定電路中判定都是肯定的時(shí)候，向上述內(nèi)部電源產(chǎn)生電路供給上述第1和第2電源電位，當(dāng)在上述第1到第3判定電路中至少有一個(gè)判定是否定的時(shí)候，停止向上述內(nèi)部電源產(chǎn)生電路供給上述第1和第2電源電位。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，上述第1到第3判定電路以上述電平移位電路的輸出電壓為電源電位進(jìn)行動(dòng)作。
10.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，上述第1電源電位，在通常狀態(tài)下，電位電平比上述第2電源電位高。
11.一種根據(jù)不同的第1和第2電源電位分別使半導(dǎo)體器件內(nèi)的內(nèi)部電路動(dòng)作的電源電壓控制方法，a) 判定上述第1電源電位是否比第1基準(zhǔn)電位高，b) 判定上述第2電源電位是否比第2基準(zhǔn)電位高，c) 判定上述第1電源電位是否比上述第2電源電位高，d) 當(dāng)判定上述第1電源電位比上述第1基準(zhǔn)電位高，而且上述第2電源電位比上述第2基準(zhǔn)電位高，而且上述第1電源電位比上述第2電源電位高的情況下，向上述內(nèi)部電路供給上述第1和第2電源電位，在除此之外的情況下，使上述內(nèi)部電路初始化。
12.根據(jù)權(quán)利要求11所述的電源電壓控制方法，e) 判定上述第2電源電位是否比對(duì)上述第1電源電位乘上比0大比1小的規(guī)定值后得到的電壓值大，上述d)，只有在上述a)、b)、c)、e)的所有4項(xiàng)中判定都是肯定的情況下，才向上述內(nèi)部電路供給上述第1和第2電源電位。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述規(guī)定值，以上述半導(dǎo)體器件內(nèi)晶體管的閾值電壓為基準(zhǔn)進(jìn)行設(shè)定。
14.根據(jù)權(quán)利要求12所述的電源電壓控制方法，f)根據(jù)上述第1和第2電源電位，產(chǎn)生用來(lái)驅(qū)動(dòng)上述內(nèi)部電路的內(nèi)部電位，上述d)，當(dāng)在上述所有的a)、b)、c)、e)中判定都是肯定的時(shí)候，根據(jù)上述第1和第2電源電位產(chǎn)生上述內(nèi)部電位，當(dāng)a)、b)、c)、e)中至少有一個(gè)是否定的時(shí)候，就停止向上述f)供給上述第1和第2電源電位。
15.根據(jù)權(quán)利要求11所述的電源電壓控制方法，上述第1電源電位，在通常狀態(tài)下，電位電平比上述第2電源電位高。
16.一種根據(jù)不同的第1和第2電源電位分別使半導(dǎo)體器件內(nèi)的內(nèi)部電路動(dòng)作的電源電壓控制方法，a)判定上述第1電源電位是否比第1基準(zhǔn)電位高，b)只有在上述第2電源電位在規(guī)定電位以上時(shí)才輸出上述第1電源電位，c)判定上述第1電源電位是否比上述第2電源電位高，d)當(dāng)判定上述第1電源電位比上述第1基準(zhǔn)電位高，而且上述第1電源電位比上述第2電源電位高，而且上述第2電源電位在上述規(guī)定電位以上而輸出上述第1電源電位的情況下，向上述內(nèi)部電路供給上述第1和第2電源電位，在除此之外的情況下，使上述內(nèi)部電路初始化。
17.根據(jù)權(quán)利要求16所述的電源電壓控制方法，e)判定上述第2電源電位是否比對(duì)上述第1電源電位乘上比0大比1小的規(guī)定值后得到的電壓值大，上述d)，只有在上述所有a)、b)、c)、e)中判定都是肯定的情況下，才向上述內(nèi)部電路供給上述第1和第2電源電位。
18.根據(jù)權(quán)利要求17所述的電源電壓控制方法，上述規(guī)定值，以上述半導(dǎo)體器件內(nèi)晶體管的閾值電壓為基準(zhǔn)進(jìn)行設(shè)定。
19.根據(jù)權(quán)利要求17所述的電源電壓控制方法，f)根據(jù)上述第1和第2電源電位，產(chǎn)生用來(lái)驅(qū)動(dòng)上述內(nèi)部電路的內(nèi)部電位，上述d)，當(dāng)在上述所有的a)、b)、c)、e)中判定都是肯定的時(shí)候，根據(jù)上述第1和第2電源電位產(chǎn)生上述內(nèi)部電位，當(dāng)a)、b)、c)、e)中至少有一個(gè)是否定的時(shí)候，就停止向上述f)供給上述第1和第2電源電位。
20.根據(jù)權(quán)利要求16所述的電源電壓控制方法，上述第1電源電位，在通常狀態(tài)下，電位電平比上述第2電源電位高。
全文摘要
根據(jù)不同的第1和第2電源電位分別使內(nèi)部電路動(dòng)作的半導(dǎo)體器件，具備判定上述第1電源電位是否比第1基準(zhǔn)電位還高的第1判定電路；判定上述第2電源電位是否比第2基準(zhǔn)電位還高的第2判定電路；判定上述第1電源電位是否比上述第2電源電位還高的第3判定電路；當(dāng)在上述第1到第3判定電路的所有判定電路中判定都被肯定時(shí)就向上述內(nèi)部電路供給上述第1和上述第2電源電位，當(dāng)上述第1到第3判定電路中至少有一個(gè)判定被否定時(shí)就輸出使上述內(nèi)部電路進(jìn)行初始化的信號(hào)的電源電壓控制電路。
文檔編號(hào)H03K17/22GK1402433SQ0214220
公開(kāi)日2003年3月12日 申請(qǐng)日期2002年8月23日 優(yōu)先權(quán)日2001年8月24日
發(fā)明者和田修 申請(qǐng)人:株式會(huì)社東芝