專利名稱：線性電壓調節(jié)器的制作方法
技術領域：
本申請涉及線性電壓調節(jié)器。
背景技術：
已經使用電壓調節(jié)器控制施加于器件的電壓。電壓調節(jié)器的問題在于電壓調節(jié) 器不能有效地同時消除來自電壓源的高頻噪聲和低頻噪聲。此外，電壓調節(jié)器使用至少兩 個相對昂貴的比較器芯片，所述比較器芯片使用相對大量的電力。 相應地，發(fā)明者在此認識到需要一種最小化和/或消除上述問題的改進的電壓調 節(jié)器。

發(fā)明內容
提供了根據一個示例性實施例的線性電壓調節(jié)器。所述線性電壓調節(jié)器包括第一 電路，其被配置為接收來自電壓源的第一電壓并消除所述第一電壓在第一頻率范圍內的頻 率成分以在主輸出節(jié)點處獲得輸出電壓。所述線性電壓調節(jié)器還包括第二電路，其具有電 耦合到所述第一電路的所述主輸出節(jié)點的第一和第二反相器。所述第二電路被配置為接收 所述輸出電壓并消除所述輸出電壓在第二頻率范圍內的頻率成分。所述第二頻率范圍大于 所述第一頻率范圍。 提供了根據另一個示例性實施例的線性電壓調節(jié)器。所述線性電壓調節(jié)器包括具 有第一輸入端和第一輸出端的第一反相器。所述第一輸入端被電耦合到所述第一輸出端。 所述第一輸入端還被電耦合到電容器，所述電容器還被耦合到電氣上的地。所述第一反相 器還被電耦合到主輸出節(jié)點，使得所述第一輸出端上的第一電壓小于所述主輸出節(jié)點處的 所述輸出電壓。所述線性電壓調節(jié)器還包括具有第二輸入端和第二輸出端的第二反相器。 所述第二輸入端被電耦合到所述第一反相器的所述第一輸出端。所述第二反相器還被電耦 合到所述主輸出節(jié)點并接收來自所述第一反相器的所述第一電壓。所述線性電壓調節(jié)器還 包括具有柵極端、漏極端和源極端的P溝道場效應晶體管，即P-FET晶體管。所述源極端被 電耦合到電壓源。所述漏極端被耦合到所述主輸出節(jié)點。所述柵極端以電氣方式直接或間 接與所述第二反相器的所述第二輸出端通信，使得當所述主輸出節(jié)點處的所述輸出電壓增 加時，所述第一反相器的所述第一輸出端上的所述第一電壓小于所述主輸出節(jié)點上的所述 輸出電壓，這導致所述第二反相器在所述第二輸出端上輸出高邏輯電壓。所述P-FET晶體 管減小所述主輸出節(jié)點上的所述輸出電壓以響應所述高邏輯電壓。


圖1是根據一個示例性實施例的具有線性電壓調節(jié)器的電氣系統(tǒng)的電氣示意圖；
圖2是在圖1的線性電壓調節(jié)器中使用的比較器電路的電氣示意圖；
圖3是在圖1的線性電壓調節(jié)器中使用的多個反相器的電氣示意圖；
圖4是由圖1的電氣系統(tǒng)中的電壓源輸出的電壓信號的示意 圖5是在圖1的線性電壓調節(jié)器的主輸出節(jié)點上輸出的電壓信號的示意圖；
圖6是在圖2的比較器電路中的節(jié)點上輸出的電壓信號的示意圖；
圖7是在圖1的線性電壓調節(jié)器中使用的PFET晶體管上輸出的電壓信號的示意 圖；以及 圖8-9是根據另一個示例性實施例的用于使用圖1的線性電壓調節(jié)器調節(jié)電壓的 方法的流程圖。
具體實施例方式
參考圖l，示出了根據一個示例性實施例的具有線性電壓調節(jié)器14的電氣系統(tǒng) 100。所述電氣系統(tǒng)還包括電壓源12和負載18。線性電壓調節(jié)器14的優(yōu)勢是該調節(jié)器能 夠針對電壓敏感的負載器件輸出具有最小電壓偏差的電壓。 提供電壓源12以輸出可能偏離所需電壓電平的電壓。電壓源12電耦合到線性電 壓調節(jié)器14。 提供線性電壓調節(jié)器14以接收來自電壓源12的電壓并輸出與所需電壓電平具有 最小電壓偏差的電壓。線性電壓調節(jié)器14包括電路20和電路22。 提供電路20以消除從電壓源12接收的電壓在第一頻率范圍內的頻率成分，以便 在主電壓節(jié)點36處獲得具有減小的電壓偏差的輸出電壓。在一個示例性實施例中，電路20 被配置為消除從電壓源12接收的電壓在0到lOMHz的頻率范圍內的頻率成分。當然，在電 路20的備選實施例中，電路20可以消除其他頻率范圍內的頻率成分。電路20包括電壓基 準器件30、運算放大器32和P-FET晶體管34。運算放大器32具有反相輸入端"-"、非反相 輸入端"+ "和輸出端。P-FET晶體管具有柵極端(Gl)、源極端(Sl)和漏極端(Dl)。電壓基 準器件30被電耦合到運算放大器32的反相輸入端"-"。電壓基準器件30被配置為輸出所 需的基準電壓電平。運算放大器32的輸出端被電耦合到P-FET晶體管34的柵極端(Gl)。 運算放大器32的非反相端"+ "被電耦合到P-FET晶體管34的漏極端(Dl)并還電耦合到 主輸出節(jié)點36。 在電路20的工作期間，當電壓源12的輸出電壓減小時，由運算放大器32的非反 相端"+ "接收的電壓具有低邏輯電壓(相對于反相端"-"上的高邏輯電壓)，這導致運算放 大器32輸出低邏輯電壓。響應于P-FET晶體管34的柵極端(Gl)上的低邏輯電壓，P-FET 晶體管32增加從源極端(Sl)流向漏極端(Dl)的電流，這導致主輸出節(jié)點36上的輸出電 壓增加。備選地，當電壓源12的輸出電壓增加時，由運算放大器32的非反相端"+ "接收的 電壓具有高邏輯電壓(相對于反相端"-"上的低邏輯電壓)，這導致運算放大器32輸出高 邏輯電壓。響應于P-FET晶體管34的柵極端(Gl)上的高邏輯電壓，P-FET晶體管34減小 從源極端(Sl)流向漏極端(Dl)的電流，這導致主輸出節(jié)點36上的輸出電壓減小。
提供電路22以消除從電壓源12接收的電壓在第二頻率范圍內的頻率成分，以便 在主電壓節(jié)點36處獲得具有減小的電壓偏差的輸出電壓。在一個示例性實施例中，電路22 被配置為消除從電壓源12接收的電壓在lOMHz到6GHz的頻率范圍內的頻率成分。當然， 在電路22的備選實施例中，電路22可以消除在其他頻率范圍內的頻率成分。電路22包括 比較器電路62、50、反相器52 、54、56 、58 、60和P-FET晶體管62。 參考圖l和2，提供比較器電路50以檢測主輸出節(jié)點36上的電壓偏差。比較器電路50包括反相器80 、82和電容器84。 反相器80包括P-FET晶體管90、 FET晶體管92、輸入端94和輸出端96。 P-FET 晶體管90包括柵極端(G3)、源極端(S3)和漏極端(D3) 。 FET晶體管92包括柵極端(G4)、 源極端(S4)和漏極端(D4) 。 P-FET晶體管90電耦合到FET晶體管92。具體地說，柵極端 (G3)、(G4)在輸入端94處被電耦合在一起。源極端(S3)被電耦合到主輸出節(jié)點36。漏極 端(D3)在輸出端96處被電耦合到源極端(S4)。輸出端96被電耦合到輸入端94。漏極端 (D4)被電耦合到電氣上的地。電容器84被電耦合在輸入端94與電氣上的地之間。在工作 期間，輸出端96上的電壓小于主輸出節(jié)點36處的輸出電壓。具體地說，輸出端96上的電 壓大約是主輸出節(jié)點36處的電壓的一半。 反相器82包括P-FET晶體管100、FET晶體管102、輸入端104和輸出端106。 P-FET 晶體管100包括柵極端(G5)、源極端(S5)和漏極端(D5) 。 FET晶體管102包括柵極端(G6)、 源極端(S6)和漏極端(D6) 。 P-FET晶體管100被電耦合到FET晶體管102。具體地說，柵 極端(G5) 、 (G6)在輸入端104處被電耦合在一起。輸入端104被電耦合到輸出端96。源極 端(S5)被電耦合到主輸出節(jié)點36。漏極端(D5)在輸出端106處被電耦合到源極端(S6)。 輸出端106被電耦合到輸入端114。漏極端(D6)電耦合到電氣上的地。
在比較器電路50的工作期間，當主輸出節(jié)點36處的輸出電壓增加時，反相器80 的輸出端96上的電壓小于主輸出節(jié)點36上的輸出電壓，這導致反相器82在輸出端106上 輸出高邏輯電壓。高邏輯電壓用于隨后促使P-FET晶體管62減小主輸出節(jié)點36上的輸出 電壓以響應所述高邏輯電壓。備選地，當主輸出節(jié)點36處的輸出電壓減小時，反相器80的 輸出端96上的電壓大于主輸出節(jié)點36上的輸出電壓，這導致反相器82在輸出端106上輸 出低邏輯電壓。低邏輯電壓用于隨后促使P-FET晶體管62增加主輸出節(jié)點36上的輸出電 壓以響應所述低邏輯電壓。 參考圖1和3，提供反相器52、54、56、58、60鏈以放大來自比較器電路50的由 P-FET晶體管62的柵極端(G2)接收的輸出電壓。 反相器52包括P-FET晶體管110、FET晶體管112、輸入端114和輸出端116。 P-FET 晶體管110包括柵極端(G7)、源極端(S7)和漏極端(D7)。FET晶體管112包括柵極端(G8)、 源極端(S8)和漏極端(D8) 。 P-FET晶體管110被電耦合到FET晶體管112。具體地說，柵 極端(G7) 、 (G8)在輸入端114處被電耦合在一起。源極端(S7)被電耦合到主輸出節(jié)點36。 漏極端(D7)在輸出端116處被電耦合到源極端(S8)。輸出端116被電耦合到輸入端124。 漏極端(D8)被電耦合到電氣上的地。在工作期間，反相器52在輸入端114處接收來自比 較器電路50的輸出電壓并在輸出端116處輸出反相后的放大輸出電壓。
反相器54包括P-FET晶體管120、 FET晶體管122、輸入端124和輸出端126。 P-FET晶體管120包括柵極端(G9)、源極端(S9)和漏極端(D9) 。 FET晶體管122包括柵極 端(G10)、源極端(S10)和漏極端(D10) 。 P-FET晶體管120被電耦合到FET晶體管122。具 體地說，柵極端(G9)、 (G10)在輸入端124處被電耦合在一起。源極端(S9)被電耦合到主 輸出節(jié)點36。漏極端(D9)在輸出端126處被電耦合到源極端(S10)。輸出端126被電耦 合到輸入端134。漏極端(D10)被電耦合到電氣上的地。在工作期間，反相器54在輸入端 124處接收來自反相器52的輸出電壓并在輸出端126處輸出反相后的放大輸出電壓。
反相器56包括P-FET晶體管130、FET晶體管132、輸入端134和輸出端136。 P-FET
7晶體管130包括柵極端(Gil)、源極端(Sll)和漏極端(Dll) 。 FET晶體管132包括柵極端 (G12)、源極端(S12)和漏極端(D12) 。 P-FET晶體管130被電耦合到FET晶體管132。具體 地說，柵極端(Gll)、 (G12)在輸入端134處被電耦合在一起。源極端(Sll)被電耦合到主 輸出節(jié)點36。漏極端(Dll)在輸出端136處被電耦合到源極端(S12)。輸出端136被電耦 合到輸入端144。漏極端(D12)被電耦合到電氣上的地。在工作期間，反相器56在輸入端 134處接收來自反相器54的輸出電壓并在輸出端136處輸出反相后的放大輸出電壓。
反相器58包括P-FET晶體管140、FET晶體管142、輸入端144和輸出端146。 P-FET 晶體管140包括柵極端(G13)、源極端(S13)和漏極端(D13) 。 FET晶體管142包括柵極端 (G14)、源極端(S14)和漏極端(D14) 。 P-FET晶體管140被電耦合到FET晶體管142。具體 地說，柵極端(G13)、 (G14)在輸入端144處被電耦合在一起。源極端(S13)被電耦合到主 輸出節(jié)點36。漏極端(D13)在輸出端146處被電耦合到源極端(S14)。輸出端146被電耦 合到輸入端154。漏極端(D14)被電耦合到電氣上的地。在工作期間，反相器58在輸入端 144處接收來自反相器56的輸出電壓并在輸出端146處輸出反相后的放大輸出電壓。
反相器60包括P-FET晶體管150、FET晶體管152、輸入端154和輸出端156。 P-FET 晶體管150包括柵極端(G15)、源極端(S15)和漏極端(D15) 。 FET晶體管152包括柵極端 (G16)、源極端(S16)和漏極端(D16) 。 P-FET晶體管150被電耦合到FET晶體管152。具 體地說，柵極端(G15)、 (G16)在輸入端154處被電耦合在一起。源極端(S15)被電耦合到 主輸出節(jié)點36。漏極端(D15)在輸出端156處被電耦合到源極端(S16)。輸出端156被電 耦合到P-FET晶體管62的柵極端(G2)。漏極端(D16)被電耦合到電氣上的地。在工作期 間，反相器60在輸入端154處接收來自反相器58的輸出電壓并在輸出端156處輸出反相 后的放大輸出電壓。 應指出的是，在一個備選實施例中，可以通過移除反相器52、54、56、58、60來構建 線性電壓調節(jié)器14，其中反相器82將直接電耦合到P-FET晶體管62。此外，在其他備選實 施例中，反相器鏈中用于放大來自比較器電路50的電壓的反相器的數量可以大于或小于 圖1的反相器鏈中示出的反相器的數量。 參考圖l，提供P-FET晶體管62以消除主輸出節(jié)點36處的電壓偏差。具體地說， 提供P-FET晶體管62以消除輸出電壓在第二頻率范圍內的頻率成分。P-FET晶體管62包 括柵極端(G2)、源極端(S2)和漏極端(D2)。柵極端(G2)被電耦合到反相器60的輸出端 156。源極端(S2)被電耦合到電壓源12。漏極端(D2)被電耦合到主節(jié)點36。電阻器18在 電氣上位于主輸出節(jié)點36與電氣上的地之間。電阻器18對應于接收來自線性電壓調節(jié)器 14的輸出電壓的負載。在工作期間，當P-FET晶體管62在柵極端(G2)處接收到來自反相 器60的高邏輯電壓時，P-FET晶體管62減小該處流過的電流以減小主輸出節(jié)點36上的輸 出電壓，以便響應所述高邏輯電壓。備選地，當P-FET晶體管62在柵極端(G2)處接收到來 自反相器60的低邏輯電壓時，P-FET晶體管62增加流過該處的電流以增加主輸出節(jié)點36 上的輸出電壓，以便響應所述低邏輯電壓。 參考圖4-7，現在將提供由線性電壓調節(jié)器14產生的信號的示例性示意圖的簡要 說明。參考圖4，電壓曲線170對應于電壓源12產生的示例性輸出電壓。如示出的那樣， 電壓曲線170隨著時間的增加而呈現擺動形狀。參考圖5，電壓曲線180對應于主輸出節(jié) 點36處由線性電壓調節(jié)器14產生的輸出電壓。如示出的那樣，電壓曲線180如所期待的那樣隨著時間的增加而相對恒定。參考圖6，電壓曲線190對應于比較器50的輸出端96處的輸出電壓。參考圖7，電壓曲線200對應于在P-FET晶體管62的柵極端(G2)處接收的用于控制P-FET晶體管62的工作的電壓。 參考圖8-9，現在將描述用于使用線性電壓調節(jié)器14調節(jié)電壓的方法的流程圖。
在步驟220，線性電壓調節(jié)器14的電路20接收來自電壓源12的第一電壓。電路20具有主輸出節(jié)點36。 在步驟222，電路20消除所述第一電壓在第一頻率范圍內的頻率成分以在主輸出節(jié)點36處獲得輸出電壓。 在步驟224，線性電壓調節(jié)器14的電路22具有反相器80、82，后者直接或間接電耦合到主輸出節(jié)點36以消除所述輸出電壓在第二頻率范圍內的頻率成分。所述第二頻率范圍大于所述第一頻率范圍。步驟224使用步驟230-240實現。 在步驟230，當主輸出節(jié)點36處的輸出電壓增加時，反相器80在輸出端96上輸出小于主輸出節(jié)點36上的輸出電壓的第二電壓。 在步驟232，反相器82在輸出端106上輸出高邏輯電壓以響應所述第二電壓小于所述輸出電壓。 在步驟234，P-FET晶體管62減小主輸出節(jié)點36上的輸出電壓以響應所述高邏輯電壓。 在步驟236，當主輸出節(jié)點36處的輸出電壓減小時，反相器80在輸出端96上輸出大于主輸出節(jié)點36上的所述輸出電壓的第二電壓。 在步驟238，反相器82在輸出端106上輸出低邏輯電壓以響應所述第二電壓大于所述輸出電壓。 在步驟240，P-FET晶體管62增加主輸出節(jié)點36上的輸出電壓以響應所述低邏輯電壓。在步驟240之后，所述方法返回步驟220。 所述線性電壓調節(jié)器提供了超越其他調節(jié)器的顯著優(yōu)勢。具體地，所述線性電壓調節(jié)器提供了使用多個反相器消除電壓高頻成分的技術效果。 雖然參考示例性實施例描述了本發(fā)明，但本領域技術人員將理解，可以進行各種更改并且可使用等效元素代替其中的元素而不偏離本發(fā)明的范圍。此外，可對本發(fā)明的教導進行許多修改以適合特定情況而不偏離其范圍。因此，本發(fā)明并非旨在限于用于實現本發(fā)明的所披露的實施例，而是本發(fā)明包括落入權利要求范圍內的所有實施例。此外，術語"第一"、"第二"等的使用并不表示任何重要性順序，相反，術語"第一"、"第二"等用于區(qū)分各元素。
權利要求
一種線性電壓調節(jié)器，包括第一電路，其被配置為接收來自電壓源的第一電壓并消除所述第一電壓在第一頻率范圍內的頻率成分以在主輸出節(jié)點處獲得輸出電壓；以及第二電路，其具有電耦合到所述第一電路的所述主輸出節(jié)點的第一和第二反相器，所述第二電路被配置為接收所述輸出電壓并消除所述輸出電壓在第二頻率范圍內的頻率成分，所述第二頻率范圍大于所述第一頻率范圍。
2. 如權利要求l中所述的線性電壓調節(jié)器，其中所述第一反相器具有第一輸入端和第 一輸出端，所述第一輸入端被電耦合到所述第一輸出端，所述第一輸入端還被電耦合到電 容器，所述電容器還被耦合到電氣上的地，所述第一反相器還被電耦合到所述主輸出節(jié)點， 使得所述第一輸出端上的第二電壓小于所述主輸出節(jié)點處的所述輸出電壓；以及所述第二 反相器具有第二輸入端和第二輸出端，所述第二輸入端被電耦合到所述第一反相器的所述 第一輸出端，所述第二反相器還被電耦合到所述主輸出節(jié)點；以及所述第二電路還包括具 有柵極端、漏極端和源極端的P-FET晶體管，所述源極端被電耦合到電壓源，所述漏極端被 電耦合到所述主輸出節(jié)點，所述柵極端以電氣方式直接或間接與所述第二反相器的所述第 二輸出端通信，使得當所述主輸出節(jié)點處的所述輸出電壓增加時，所述第一反相器的所述 第一輸出端上的所述第二電壓小于所述主輸出節(jié)點上的所述輸出電壓，這導致所述第二反 相器在所述第二輸出端上輸出高邏輯電壓，并且所述P-FET晶體管減小所述主輸出節(jié)點上 的所述輸出電壓以響應所述高邏輯電壓。
3. 如權利要求2中所述的線性電壓調節(jié)器，其中當所述主輸出節(jié)點處的所述輸出電壓 減小時，所述第一反相器的所述第一輸出端上的所述第二電壓大于所述主輸出節(jié)點上的所 述輸出電壓，這導致所述第二反相器在所述第二輸出端上輸出低邏輯電壓，并且所述P-FET 晶體管增加所述主輸出節(jié)點上的所述輸出電壓以響應所述低邏輯電壓。
4. 如權利要求2中所述的線性電壓調節(jié)器，還至少包括在所述第二反相器的所述第二 輸出端與所述P-FET晶體管的所述柵極端之間串聯(lián)地電耦合的第三和第四反相器。
5. 如權利要求1中所述的線性電壓調節(jié)器，其中所述第一頻率范圍為0到10MHz。
6. 如權利要求1中所述的線性電壓調節(jié)器，其中所述第二頻率范圍為10MHz到6GHz。
7. —種線性電壓調節(jié)器，包括第一反相器，其具有第一輸入端和第一輸出端，所述第一輸入端被電耦合到所述第一 輸出端，所述第一輸入端還被電耦合到電容器，所述電容器還被耦合到電氣上的地，所述第 一反相器還被電耦合到主輸出節(jié)點，使得所述第一輸出端上的第一電壓小于所述主輸出節(jié) 點處的輸出電壓；第二反相器，其具有第二輸入端和第二輸出端，所述第二輸入端被電耦合到所述第一 反相器的所述第一輸出端，所述第二反相器還被電耦合到所述主輸出節(jié)點并接收來自所述 第一反相器的所述第一電壓；以及P-FET晶體管，其具有柵極端、漏極端和源極端，所述源極端被電耦合到電壓源，所述漏 極端被耦合到所述主輸出節(jié)點，所述柵極端以電氣方式直接或間接與所述第二反相器的所 述第二輸出端通信，使得當所述主輸出節(jié)點處的所述輸出電壓增加時，所述第一反相器的 所述第一輸出端上的所述第一電壓小于所述主輸出節(jié)點上的所述輸出電壓，這導致所述第 二反相器在所述第二輸出端上輸出高邏輯電壓，并且所述P-FET晶體管減小所述主輸出節(jié)點上的所述輸出電壓以響應所述高邏輯電壓。
8. 如權利要求7中所述的線性電壓調節(jié)器，其中當所述主輸出節(jié)點處的所述輸出電壓 減小時，所述第一反相器的所述第一輸出端上的所述第一電壓大于所述主輸出節(jié)點上的所 述輸出電壓，這導致所述第二反相器在所述第二輸出端上輸出低邏輯電壓，并且所述P-FET 晶體管增加所述主輸出節(jié)點上的所述輸出電壓以響應所述低邏輯電壓。
9. 如權利要求7中所述的線性電壓調節(jié)器，還至少包括在所述第二反相器的所述第二 輸出端與所述P-FET晶體管的所述柵極端之間串聯(lián)地電耦合的第三和第四反相器。
10. —種使用線性電壓調節(jié)器調節(jié)電壓的方法，所述線性電壓調節(jié)器包含第一電路和 第二電路，所述第一電路具有主輸出節(jié)點并且所述第二電路具有電耦合到所述主輸出節(jié)點 的第一和第二反相器，所述方法包括在所述第一電路處接收來自電壓源的第一電壓；使用所述第一電路消除所述第一電壓在第一頻率范圍內的頻率成分以在所述主輸出 節(jié)點處獲得輸出電壓；以及使用所述第二電路的所述第一和第二反相器消除所述輸出電壓在第二頻率范圍內的 頻率成分，所述第二頻率范圍大于所述第一頻率范圍。
11. 如權利要求10中所述的方法，其中所述第二電路進一步包括P-FET晶體管，所述第 一反相器具有第一輸入端和第一輸出端，所述第一輸入端被電耦合到所述第一輸出端，所 述第一輸入端還被電耦合到電容器，所述電容器還被耦合到電氣上的地，所述第一反相器 還被電耦合到所述主輸出節(jié)點，所述第二反相器具有第二輸入端和第二輸出端，所述第二 輸入端被電耦合到所述第一反相器的所述第一輸出端，所述第二反相器還被電耦合到所述 主輸出節(jié)點，所述P-FET晶體管具有柵極端、漏極端和源極端，所述源極端被電耦合到所述 電壓源，所述漏極端被電耦合到所述主輸出節(jié)點，所述柵極端以電氣方式直接或間接與所 述第二反相器的所述第二輸出端通信，其中使用所述第二電路消除所述輸出電壓在第二頻 率范圍內的頻率成分的步驟包括當所述主輸出節(jié)點處的所述輸出電壓增加時，在所述第一反相器的所述第一輸出端上 輸出小于所述主輸出節(jié)點上的所述輸出電壓的第二電壓；在所述第二輸出端上輸出來自所述第二反相器的高邏輯電壓以響應所述第二電壓小 于所述輸出電壓；以及使用所述P-FET晶體管減小所述主輸出節(jié)點上的所述輸出電壓以響應所述高邏輯電壓。
12. 如權利要求ll中所述的方法，其中使用所述第二電路消除所述輸出電壓在第二頻 率范圍內的頻率成分的步驟進一步包括當所述主輸出節(jié)點處的所述輸出電壓減小時，在所述第一反相器的所述第一輸出端上 輸出大于所述主輸出節(jié)點上的所述輸出電壓的第二電壓；在所述第二輸出端上輸出來自所述第二反相器的低邏輯電壓以響應所述第二電壓大 于所述輸出電壓；以及使用所述P-FET晶體管增加所述主輸出節(jié)點上的所述輸出電壓以響應所述低邏輯電壓。
13. 如權利要求10中所述的方法，其中所述第一頻率范圍為0到10MHz。
14. 如權利要求10中所述的方法，其中所述第二頻率范圍為10MHz到6GHz。
15. —種使用線性電壓調節(jié)器調節(jié)電壓的方法，所述線性電壓調節(jié)器包含第一反相器、 第二反相器以及P-FET晶體管，所述第一反相器具有第一輸入端和第一輸出端，所述第一 輸入端被電耦合到所述第一輸出端，所述第一輸入端還被電耦合到電容器，所述電容器還 被耦合到電氣上的地，所述第一反相器還被電耦合到主輸出節(jié)點，所述第二反相器具有第 二輸入端和第二輸出端，所述第二輸入端被電耦合到所述第一反相器的所述第一輸出端， 所述第二反相器還被電耦合到所述主輸出節(jié)點，所述P-FET晶體管具有柵極端、漏極端和 源極端，所述源極端被電耦合到電壓源，所述漏極端被電耦合到所述主輸出節(jié)點，所述柵極 端以電氣方式直接或間接與所述第二反相器的所述第二輸出端通信，所述方法包括當所述主輸出節(jié)點處的所述輸出電壓增加時，在所述第一反相器的所述第一輸出端上 輸出小于所述主輸出節(jié)點上的所述輸出電壓的第一電壓；在所述第二輸出端上輸出來自所述第二反相器的高邏輯電壓以響應所述第一電壓小 于所述輸出電壓；以及使用所述P-FET晶體管減小所述主輸出節(jié)點上的所述輸出電壓以響應所述高邏輯電壓。
16. 如權利要求15中所述的方法，還包括當所述主輸出節(jié)點處的所述輸出電壓減小時，在所述第一反相器的所述第一輸出端上 輸出大于所述主輸出節(jié)點上的所述輸出電壓的第一電壓；在所述第二輸出端上輸出來自所述第二反相器的低邏輯電壓以響應所述第一電壓大 于所述輸出電壓；以及使用所述P-FET晶體管增加所述主輸出節(jié)點上的所述輸出電壓以響應所述低邏輯電壓。
全文摘要
本發(fā)明提供了一種線性電壓調節(jié)器。所述線性電壓調節(jié)器包括第一電路，其被配置為接收來自電壓源的第一電壓并消除所述第一電壓在第一頻率范圍內的頻率成分以在主輸出節(jié)點處獲得輸出電壓。所述線性電壓調節(jié)器還包括第二電路，其具有電耦合到所述第一電路的所述主輸出節(jié)點的第一和第二反相器。所述第二電路被配置為接收所述輸出電壓并消除所述輸出電壓在第二頻率范圍內的頻率成分。所述第二頻率范圍大于所述第一頻率范圍。
文檔編號G05F1/56GK101784975SQ200880103775
公開日2010年7月21日 申請日期2008年8月12日 優(yōu)先權日2007年8月30日
發(fā)明者金圣元 申請人:國際商業(yè)機器公司