專利名稱：可編程式數(shù)字脈沖發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬電子技術(shù)領(lǐng)域，涉及一種脈沖發(fā)生器，具體指一種可編程式數(shù)字脈沖發(fā) 生器，其可以作為精準(zhǔn)信號源應(yīng)用至帶有讀出電路的半導(dǎo)體探測裝置等電子產(chǎn)品的設(shè)計和 測試中。
背景技術(shù)：
信號發(fā)生器又稱信號源或振蕩器，電子產(chǎn)品的設(shè)計、研發(fā)生產(chǎn)中不可缺少的工具。 按信號波形可將其分為正弦信號、函數(shù)波形信號、脈沖信號和隨機(jī)信號發(fā)生器四大類。其 中，數(shù)字脈沖發(fā)生器是指產(chǎn)生寬度、幅度和重復(fù)頻率可調(diào)的矩形脈沖的發(fā)生器，主要由主控 振蕩器、延時級、脈沖形成級、輸出級和衰減器等組成?？捎靡詼y試線性系統(tǒng)的瞬態(tài)響應(yīng)，或 用模擬信號來測試?yán)走_(dá)、多路通信和其他脈沖數(shù)字系統(tǒng)的性能。近年來，隨著半導(dǎo)體技術(shù)的發(fā)展，越來越多的焦平面陣列器件使用讀出電路(ROC) 作為輸出級設(shè)計，而基于此類焦平面陣列器件設(shè)計的傳感器，在正常工作需要提供一組符 合一定時序關(guān)系的脈沖信號。但由于焦平面陣列器件制造水平的差異，往往對脈沖信號的 幅度、頻率、上升/下降時間和觸發(fā)方式有較為嚴(yán)格的要求；并且在產(chǎn)品的生產(chǎn)測試時，對 脈沖發(fā)生器的噪聲及抗干擾指標(biāo)也有較多約束。直接使用現(xiàn)行的通用波形發(fā)生器產(chǎn)品當(dāng)做 ROC脈沖產(chǎn)生的信號源時，存在著一系列的實際工程問題。首先，無法直接產(chǎn)生此類焦平面 陣列器件ROC工作所需的全部不規(guī)則脈沖信號，實際當(dāng)中往往僅能產(chǎn)生固定占空比且形狀 比較規(guī)則的脈沖，不能輸出一路或多路具有連續(xù)的不同占空比或者不同幅度的脈沖信號； 其次，由于現(xiàn)行的具有復(fù)雜函數(shù)編輯功能的通用波形發(fā)生器受體積和成本限制，產(chǎn)品大多 是單通道或者雙通道形式，導(dǎo)致為了達(dá)到上述脈沖信號要求，往往需將多個通用波形發(fā)生 器板卡進(jìn)行組合來提供多路輸出，并額外附加驅(qū)動電路，使得系統(tǒng)組成結(jié)構(gòu)復(fù)雜、實現(xiàn)成本 高昂；第三，通用波形發(fā)生器產(chǎn)品在設(shè)計時并未考慮焦平面陣列器件工作環(huán)境和要求，輸出 的數(shù)字脈沖信號在工作噪聲和抗干擾性等方面性能較差，工程實際中無法直接應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供計一種可以產(chǎn)生任意脈沖的數(shù)字脈沖發(fā)生器，其 脈沖形狀可以任意編輯顯示，并且可輸出多路脈沖，有效解決現(xiàn)有發(fā)生器對脈沖信號要求 嚴(yán)格、結(jié)構(gòu)復(fù)雜，成本高及無法直接應(yīng)用問題。為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案為一種可編程式數(shù)字脈沖發(fā)生器， 包括用于存儲時鐘脈沖數(shù)據(jù)的SRAM數(shù)據(jù)存儲裝置、用于產(chǎn)生可調(diào)節(jié)的時鐘脈沖基準(zhǔn)頻率 的DDS頻率發(fā)生裝置、用于將波形數(shù)據(jù)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)化與傳輸?shù)腢SB通訊轉(zhuǎn)換裝置和上 位PC機(jī)，其特征在于還包括將用于產(chǎn)生數(shù)字時序邏輯信號的FPGA波形產(chǎn)生裝置及將數(shù)字 時序邏輯信號隔離后輸出的多路時鐘脈沖驅(qū)動控制裝置；所述上位PC機(jī)嵌入有將脈沖時 序邏輯關(guān)系轉(zhuǎn)換為波形數(shù)據(jù)的脈沖編輯系統(tǒng)，所述的脈沖編輯系統(tǒng)通過PC機(jī)與USB通訊轉(zhuǎn) 換裝置的輸入端連接，USB通訊轉(zhuǎn)換裝置的輸出端連接FPGA波形產(chǎn)生裝置的輸入端，F(xiàn)PGA波形產(chǎn)生裝置的輸出端與多路時鐘脈沖驅(qū)動控制裝置相連接；所述的SRAM數(shù)據(jù)存儲裝置 和DDS頻率發(fā)生裝置同時接入FPGA波形產(chǎn)生裝置。上述FPGA波形產(chǎn)生裝置由FPGA控制芯片、并行數(shù)據(jù)輸入端、數(shù)據(jù)存儲接口端、參 數(shù)配置端和時序波形輸出端組成；所述的并行數(shù)據(jù)輸入端將由與其連接的USB通訊轉(zhuǎn)換 裝置輸出的波形數(shù)據(jù)進(jìn)行數(shù)據(jù)抽取和格式轉(zhuǎn)化后分別送至數(shù)據(jù)FPGA波形產(chǎn)生裝置的存儲 接口端和參數(shù)配置端，由數(shù)據(jù)存儲接口端將波形數(shù)據(jù)存儲至與其連接的SRAM數(shù)據(jù)存儲裝 置；參數(shù)配置端則按照由與其連接的DDS頻率發(fā)生裝置和路時鐘脈沖驅(qū)動控制裝置設(shè)定頻 率的脈沖信號輸出觸發(fā)模式和基準(zhǔn)頻率，實時改變或調(diào)整通道工作狀態(tài)，并控制時序波形 輸出端的工作方式，由時序波形輸出端按照參數(shù)配置端的設(shè)定，讀取SRAM存儲裝置的數(shù)據(jù) 后，產(chǎn)生多路獨(dú)立的數(shù)字時序邏輯信號，然后將該信號在輸出到與其連接的多路時鐘驅(qū)動 控制裝置。上述脈沖編輯系統(tǒng)包括人機(jī)交互模塊、數(shù)據(jù)管理模塊和通訊轉(zhuǎn)換模塊，所述人機(jī) 交互模塊用來將用戶對脈沖信號的時序和波形要求輸入至上位PC機(jī)，并送至數(shù)據(jù)管理模 塊進(jìn)行存儲和讀??；所述數(shù)據(jù)管理子模塊將脈沖波形轉(zhuǎn)變?yōu)閿?shù)據(jù)文件送至通訊轉(zhuǎn)換模塊； 所述通訊轉(zhuǎn)換模塊通過上位PC機(jī)的USB接口將數(shù)據(jù)傳輸至USB通訊轉(zhuǎn)換裝置。上述多路時鐘脈沖驅(qū)動控制裝置包括依次連接的信號隔離電路、脈沖調(diào)理電路和 輸出驅(qū)動電路，其中信號隔離電路與FPGA波形產(chǎn)生裝置的時序波形輸出端連接，將時序波 形輸出端產(chǎn)生的脈沖信號進(jìn)行抑制后輸入到脈沖調(diào)理電路，抑制后的脈沖信號通過脈沖調(diào) 理電路調(diào)節(jié)輸出時鐘脈沖的幅度參數(shù)后輸入到輸出驅(qū)動電路，最后由輸出驅(qū)動電路將脈沖 信號驅(qū)動放大調(diào)節(jié)后輸出。上述FPGA控制芯片為EP1C6Q240。上述信號隔離電路的芯片為ADUM1400。上述脈沖調(diào)理電路芯片為AD5262和AD8170。上述輸出驅(qū)動電路的芯片為THS3001。本發(fā)明相對于現(xiàn)有技術(shù)，具有如下優(yōu)點和效果1、本發(fā)明改進(jìn)了傳統(tǒng)的波形發(fā)生器產(chǎn)品在用戶定制脈沖形狀時的操作方式，可通 過運(yùn)行在上位PC機(jī)上的脈沖編輯系統(tǒng)，達(dá)到編輯任意不規(guī)則脈沖波形的目的，脈沖形狀可 以由操作人員根據(jù)焦平面陣列器件ROC的時序要求來任意編輯；同時波形輸入采用圖形化 方式，編輯靈活、方便修改。2、滿足不同種類焦平面陣列器件對數(shù)字脈沖的時序要求，通過FPGA波形產(chǎn)生裝 置，可按照用戶編輯的脈沖波形輸出多路獨(dú)立的數(shù)字邏輯脈沖，脈沖信號的基準(zhǔn)頻率、通道 觸發(fā)方式和循環(huán)方式均可單獨(dú)調(diào)整；同時還可以輸出4路輔助脈沖信號，方便用戶在系統(tǒng) 集成時進(jìn)行控制。3、滿足不同規(guī)格焦平面陣列器件對數(shù)字脈沖電氣特性的要求，可通過多路時鐘脈 沖驅(qū)動控制裝置調(diào)節(jié)輸出脈沖信號的幅度和驅(qū)動方式，并可選擇不同的負(fù)載匹配方式，保 證輸出的脈沖信號的上升/下降時間小于3ns ；同時還可根據(jù)用戶的需要獨(dú)立控制指定的 通道是否工作，最多可同時輸出16路獨(dú)立的脈沖信號。4、滿足焦平面陣列器件工作時的低噪聲和抗干擾要求，通過多路時鐘脈沖驅(qū)動控 制裝置對輸出的脈沖信號進(jìn)行電氣隔離，抑制數(shù)字電路對輸出信號帶來的噪聲，同時可附加的配套傳輸電纜能夠有效的屏蔽外界的電磁干擾。5、滿足焦平面陣列器件工作時的現(xiàn)場可編程要求，波形數(shù)據(jù)通過USB接口進(jìn)行傳 輸，實際通訊速度可達(dá)50MByte/s，支持熱插拔。


圖1 本發(fā)明原理框圖；圖2 脈沖編輯系統(tǒng)框圖。圖3 =USB通訊轉(zhuǎn)換裝置電路原理圖。圖4 =FPGA波形產(chǎn)生裝置電路原理圖。圖5 :SRAM數(shù)據(jù)存 儲裝置電路原理圖。圖6 =DDS頻率發(fā)生裝置電路原理圖。圖7 隔離驅(qū)動電路原理圖。圖8 脈沖調(diào)理電路原理圖。圖9 輸出驅(qū)動電路原理圖。圖中，1-上位PC機(jī)，2-USB通訊轉(zhuǎn)換裝置，3-SRAM數(shù)據(jù)存儲裝置，4-FPGA波形產(chǎn)生 裝置，5-多路時鐘驅(qū)動控制裝置。
具體實施例方式下面結(jié)合附圖對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明參見圖1，本發(fā)明的可編程數(shù)字脈沖發(fā)生器包括上位PC機(jī)1，USB通訊轉(zhuǎn)換裝置2、 FPGA波形產(chǎn)生裝置4、多路時鐘脈沖驅(qū)動控制裝置5，DDS頻率發(fā)生裝置6和SRAM存儲裝置 3，多路時鐘脈沖驅(qū)動控制裝置5包括依次連接的信號隔離電路、脈沖調(diào)理電路和輸出驅(qū)動 電路，F(xiàn)PGA波形產(chǎn)生裝置4作為發(fā)生器的控制中心，由FPGA控制芯片與并行數(shù)據(jù)輸入端、時 序波形輸出端、數(shù)據(jù)儲存接口端和一個參數(shù)配置端組成。上位PC機(jī)1嵌入脈沖編輯系統(tǒng)， 脈沖編輯系統(tǒng)為利用虛擬儀器軟件LABVIEW的標(biāo)準(zhǔn)組件實現(xiàn)的軟件程序，用以將用戶所需 要的脈沖時序邏輯關(guān)系轉(zhuǎn)換為波形數(shù)據(jù)文件，脈沖編輯系統(tǒng)通過上位PC機(jī)6的USB接口連 接至USB通訊轉(zhuǎn)換裝置2的輸入端，USB通訊轉(zhuǎn)換裝置2的輸出端接入FPGA波形產(chǎn)生裝置 4的并行數(shù)據(jù)輸入端，F(xiàn)PGA波形產(chǎn)生裝置4的時序波形輸出端連接多路時鐘脈沖驅(qū)動控制 裝置的信號隔離電路，而參數(shù)配置端分別連接DDS頻率發(fā)生裝置6和多路時鐘脈沖驅(qū)動控 制裝置5的脈沖調(diào)理電路，SRAM存儲裝置用于存儲時鐘脈沖數(shù)據(jù)的，直接與FPGA波形產(chǎn)生 裝置4的數(shù)據(jù)存儲接口端連接。FPGA波形產(chǎn)生裝置4接受USB通訊轉(zhuǎn)換裝置2裝換傳輸?shù)?波形數(shù)據(jù)文件后后產(chǎn)生時鐘脈沖所滿足的數(shù)字時序邏輯信號，而多路時鐘脈沖驅(qū)動控制裝 置5用以將該數(shù)字信號隔離后，按照用戶要求調(diào)節(jié)幅度和設(shè)定負(fù)載方式后驅(qū)動輸出16路脈 沖信號。_參見圖2，脈沖編輯系統(tǒng)是利用虛擬儀器軟件LABVIEW的標(biāo)準(zhǔn)組件實現(xiàn)，為使用虛 擬儀器軟件做的程序。該程序安裝在上位PC機(jī)上，與其余硬件配合工作，當(dāng)然程序也可以 直接移植到ARM的嵌入式系統(tǒng)中，和其余硬件部分集成到一個終端上，脈沖編輯系統(tǒng)包括 人機(jī)交互模塊、數(shù)據(jù)管理模塊和通訊轉(zhuǎn)換模塊，其中人機(jī)交互模塊用來將用戶對脈沖信號 的時序和波形要求輸入至上位PC機(jī)，并送至數(shù)據(jù)管理模塊進(jìn)行存儲和讀取，同時用以連接用戶輸入和數(shù)據(jù)管理模塊，并可提供直觀的GUI圖形編輯方式，設(shè)定波形生成長度與循環(huán) 方式，提供波形復(fù)制、剪切和粘貼編輯；數(shù)據(jù)管理模塊將脈沖波形轉(zhuǎn)變?yōu)閿?shù)據(jù)文件送至通訊 轉(zhuǎn)換模塊，同時用以將用戶輸入連接至通訊驅(qū)動模塊，將用戶的圖形輸入自動轉(zhuǎn)化為硬件 能夠識別的脈沖波形數(shù)據(jù)文件，并且提供保存和查詢；通訊轉(zhuǎn)換模塊實現(xiàn)了 USB的軟件驅(qū) 動接口，通過上位PC機(jī)的USB接口將數(shù)據(jù)傳輸至USB通訊轉(zhuǎn)換裝置，同時用以將波形數(shù)據(jù) 文件通過上位PC機(jī)傳送至USB通訊轉(zhuǎn)換裝置，三個模塊均為基于LABVIEW的虛擬儀器組 件。如圖2所示脈沖編輯系統(tǒng)中所實現(xiàn)的各種數(shù)據(jù)處理，本領(lǐng)域技術(shù)人員根據(jù)其需要均可 實現(xiàn)，再次，不做過多敘述。參見圖3，USB通訊轉(zhuǎn)換裝置2是整個系統(tǒng)裝置的通信接口，用來實現(xiàn)裝置與上位 PC機(jī)的連接交互，USB通訊轉(zhuǎn)換裝置2使用USB芯片為CY7C68013A的GPIF模式，GPIF內(nèi) 核是一個可編程的狀態(tài)機(jī)，本發(fā)明中使用單字節(jié)讀、單字節(jié)寫、FIFO讀、FIFO寫等波形描述 符來控制狀態(tài)機(jī)，從而實現(xiàn)FIFO讀寫操作以及單字節(jié)的數(shù)據(jù)讀寫操作。并且每個GPIF動 作由若干個狀態(tài)(最多7個)組成，執(zhí)行完最后一個狀態(tài)后，就會跳轉(zhuǎn)到特定的IDLE狀態(tài)， 以觸發(fā)下一次的GPIF動作。GPIF的管腳FD [15 0]、CTL[2 0]、RDY[1 0]連接到FPGA波形 產(chǎn)生裝置4中的并行數(shù)據(jù)輸入電路的I/O管腳。其中，F(xiàn)D[15:0]作為數(shù)據(jù)線連接并行數(shù)據(jù) 輸入電路的DATA[15:0]管腳，CTL[2:0]分別連接并行數(shù)據(jù)輸入電路的CS、RD、WR等狀態(tài) 線。RDY[1:0]連接并行數(shù)據(jù)輸入電路的反饋信號線。單字節(jié)寫波形狀態(tài)反映了在狀態(tài)sO， CS和WR給出單字節(jié)寫信號，F(xiàn)PGA則根據(jù)信號來讀數(shù)據(jù)線上的數(shù)據(jù)，狀態(tài)s3是一個決定狀 態(tài)，它會轉(zhuǎn)到一個IDLE狀態(tài)，從而結(jié)束一次的單字節(jié)傳輸。FIFO方式寫波形狀態(tài)反映了在 狀態(tài)s0，CS和WR給出FIFO寫信號，F(xiàn)PGA就會連續(xù)讀數(shù)據(jù)線上的數(shù)據(jù)，然后把數(shù)據(jù)緩存到 SRAM中。在DP狀態(tài)sl，GPIF通過計數(shù)來決斷是否停止，如果可以停止，則轉(zhuǎn)到IDLE狀態(tài)， 從而結(jié)束一次FIFO傳輸。參見圖4，F(xiàn)PGA波形產(chǎn)生裝置4是本發(fā)明的核心控制裝置，它是整個系統(tǒng)裝置的控 制核心，系統(tǒng)各個硬件都需要它來協(xié)調(diào)控制，本發(fā)明選用Cyclone系列的EP1C6Q240芯片作 為FPGA控制芯片，Cyclone系列的裝置件主要由嵌入式存儲塊、邏輯陣列塊、Interconnect 和1/0單元以及用于系統(tǒng)時鐘增強(qiáng)的PLL組成，F(xiàn)PGA波形產(chǎn)生裝置4由FPGA控制芯片和 四個端口組成，四個端口依次為并行數(shù)據(jù)輸入端、數(shù)據(jù)存儲接口端、參數(shù)配置端和時序波形 輸出端，其中FPGA波形產(chǎn)生裝置的并行數(shù)據(jù)輸入端與USB通訊轉(zhuǎn)換裝置的并行數(shù)據(jù)端口 連接，并將輸入的波形文件進(jìn)行數(shù)據(jù)抽取和格式轉(zhuǎn)化后分別送至FPGA波形產(chǎn)生裝置的數(shù) 據(jù)存儲接口端和參數(shù)配置端；FPGA波形產(chǎn)生裝置的數(shù)據(jù)存儲接口端與SRAM數(shù)據(jù)存儲裝置 連接，并為其提供相應(yīng)的工作時序后將輸入的波形數(shù)據(jù)和參數(shù)信息存儲至SRAM，同時進(jìn)行 觸發(fā)方式讀?。籉PGA波形產(chǎn)生裝置4的參數(shù)配置端與DDS頻率發(fā)生裝置6和多路時鐘脈沖 驅(qū)動控制裝置5的脈沖調(diào)理電路同時連接，可按照設(shè)定的脈沖信號輸出觸發(fā)模式和基準(zhǔn)頻 率，實時改變或調(diào)整通道工作狀態(tài)，并控制時序波形輸出端的工作方式；而時序波形輸出端 與多路時鐘驅(qū)動控制裝置5的信號隔離電路相連接，按照參數(shù)配置端的設(shè)定，讀取SRAM存 儲裝置3的數(shù)據(jù)，產(chǎn)生多路獨(dú)立的數(shù)字時序邏輯信號后輸出到多路時鐘脈沖驅(qū)動控制裝置 5的信號隔離電路進(jìn)行抑制消噪處理。參見圖5，SRAM存儲裝置3是脈沖文件的緩存部分，編寫好的脈沖文件下載到系統(tǒng) 裝置的時候，首先緩存在SRAM存儲裝置3中，然后如果有播放命令，則由FPGA波形產(chǎn)生裝置4從SRAM存儲裝置3中讀出脈沖文件進(jìn)行播放，SRAM存儲裝置3與FPGA波形產(chǎn)生裝置 4的數(shù)據(jù)存儲接口端連接，讀出時鐘后由DDS頻率發(fā)生裝置6進(jìn)行控制。參見圖6，DDS頻率發(fā)生裝置6是一種可變的頻率基準(zhǔn)源，與FPGA波形產(chǎn)生裝置4 的參數(shù)配置端連接。設(shè)定播放頻率的時候，通過FPGA波形產(chǎn)生裝置4的控制，把編程命令字 寫到DDS頻率發(fā)生裝置6之中，DDS頻率發(fā)生裝置6就可以給出特定頻率的時鐘。DDS頻率 發(fā)生裝置6的核心芯片采用的是AD9850，用來產(chǎn)生脈沖信號的基準(zhǔn)頻率。AD9850有40位 控制字，32位用于頻率控制(低32位)，5位用于相位控制，1位用于電源休眠(Powerdown) 控制，2位用于選擇工作方式，40位控制字可通過并行或串行方式輸入到AD9850。在并行裝 入方式中，通過8位總線D0-D7將數(shù)據(jù)輸入到寄存裝置，在W_CLK的上升沿裝入8位數(shù)據(jù)， 并把指針指向下一個輸入寄存裝置，在重復(fù)5次之后再在FQ_UD上升沿把40位數(shù)據(jù)從輸入 寄存裝置裝入到頻率/相位數(shù)據(jù)寄存裝置(更新DDS輸出頻率和相位)，同時把地址指針復(fù) 位到第一個輸入寄存裝置。如圖1所示，多路時鐘脈沖驅(qū)動控制裝置5包括依次連接的信號隔離電路、脈沖調(diào) 理電路和輸出驅(qū)動電路，其中信號隔離電路與FPGA波形產(chǎn)生裝置4的時序波形輸出端連 接，將時序波形輸出電路產(chǎn)生的脈沖信號進(jìn)行抑制后輸入到脈沖調(diào)理電路，抑制后的脈沖 信號通過脈沖調(diào)理電路調(diào)節(jié)輸出時鐘脈沖的幅度參數(shù)后輸入到輸出驅(qū)動電路，最后由輸出 驅(qū)動電路將脈沖信號驅(qū)動放大調(diào)節(jié)后輸出。如圖7所示的信號隔離電路，用于將高頻干擾的數(shù)字部分抑制，有效減少系統(tǒng)中 數(shù)字脈沖的串?dāng)_。從SRAM存儲裝置3中讀出的數(shù)據(jù)波形信號由FPGA波形產(chǎn)生裝置4的時 序波形輸出接口端發(fā)出后，由信號隔離電路進(jìn)行隔離抑制驅(qū)動，避免前后級電路的串?dāng)_和 高頻噪聲的影響。信號隔離電路信號采用ADuM1400控制芯片，ADuM1400芯片是ADI公司推 出基于其專利iCoupler磁耦隔離技術(shù)的通用型四通道數(shù)字隔離裝置，采用了高速CMOS工 藝和芯片級的變壓裝置技術(shù)，在性能、功耗、體積等各方面都有光電隔離裝置件無法比擬的 優(yōu)勢。同時，ADuM1400隔離裝置提供四個獨(dú)立的隔離通道，兩端工作電壓2. 7V 5. 5V，可 支持低電壓工作并能實現(xiàn)電平轉(zhuǎn)換，而FPGA波形產(chǎn)生電路輸出脈沖為3. 3V，經(jīng)過隔離驅(qū)動 之后達(dá)到5V，可以滿足CMOS電平的要求。經(jīng)過ADuM1400隔離后的脈沖信號連接至脈沖調(diào) 理電路。如圖8所示的脈沖調(diào)理電路，用來控制輸出脈沖電平及脈沖合成。經(jīng)由信號隔離 電路隔離后的脈沖信號接入脈沖調(diào)理電路，而控制信號則由FPGA波形產(chǎn)生的電路4的參 數(shù)配置電路輸入脈沖調(diào)理電路，由脈沖調(diào)理電路控制時序波形輸出端的工作方式，由時序 波形輸出端按照參數(shù)配置端的設(shè)定，將脈沖信號輸出進(jìn)行隔離。脈沖調(diào)理電路主要對脈沖 信號進(jìn)行電平調(diào)整及脈沖合成，主要包括電平調(diào)理和脈沖合成，電平調(diào)理控制芯片選用ADI 公司的AD5262芯片。AD5262是一款雙通道，256位，SPI接口的數(shù)字電位器，采用士 IOV供 電，且端電壓可調(diào)節(jié)到士 10V，精度可達(dá)到100mV。脈沖合成控制芯片選用ADI公司的AD8170 芯片，AD8170是一款高速切換開關(guān)，帶寬可以達(dá)到250MHz，因此，通過脈沖調(diào)理電路可以產(chǎn) 生與實際波形相同但幅度可控且上升沿保持在3ns量級的脈沖信號電平。調(diào)整時，輸入的 數(shù)字脈沖信號連接至AD8170的門控端，用來控制高速開關(guān)的的通斷，即脈沖信號的高電平 對應(yīng)開關(guān)的選通、低電平對應(yīng)開關(guān)的關(guān)閉，這樣首先保證了信號時序的一致性。同時，將直 流參考電平經(jīng)過數(shù)字電位器AD5262連接至AD8170的開關(guān)通道上，使得開關(guān)打開時輸出的電平值對應(yīng)所需輸出的脈沖信號高電平幅值，關(guān)閉時輸出的電平值為所需輸出的脈沖信號 的低電平幅值，可以得到時序與前級相同而幅度已被調(diào)整的脈沖信號，然后將其送至后級 的輸出驅(qū)動電路。如圖9所示的輸出驅(qū)動電路，用來增強(qiáng)脈沖驅(qū)動能力，輸出驅(qū)動電路信號輸入端 連接脈沖調(diào)理電路，信號經(jīng)驅(qū)動后連接至接線端子輸出16路脈沖信號。輸出驅(qū)動電路控制 芯片選用TI公司的THS3001芯片，TH3001具有6500V/μ s的轉(zhuǎn)換速率，420MHz_3dB帶寬的 高速電流型運(yùn)放，可驅(qū)動大電容長線負(fù)載。經(jīng)過驅(qū)動后的脈沖信號連接至信號輸出端子，通 過配套的傳輸電纜連接至焦平面陣列器件的數(shù)字管腳即可。本發(fā)明工作時首先根據(jù)現(xiàn)場要求在上位PC機(jī)1上通過脈沖編輯軟系統(tǒng)編輯好時 序脈沖文件，在FPGA波形產(chǎn)生裝置4的協(xié)調(diào)下，上位PC機(jī)1通過USB通訊轉(zhuǎn)換裝置2把已 經(jīng)編輯好的時序脈沖文件下載到硬件的SRAM存儲裝置3中緩存，然后設(shè)定系統(tǒng)的參數(shù)，比 如播放頻率，播放幀數(shù)等。而設(shè)定播放頻率的時候，通過FPGA波形產(chǎn)生裝置4的控制，把編 程命令字寫到DDS頻率發(fā)生裝置6之中，DDS頻率發(fā)生裝置6就可以給出特定頻率的時鐘， 在FPGA波形產(chǎn)生裝置4控制下，可以把緩存在SRAM存儲裝置3中的時序脈沖文件按照這 個DDS頻率發(fā)生裝置6時鐘播放出來，然后經(jīng)過多路時鐘脈沖驅(qū)動控制裝置5就可以播放 出特定頻率的驅(qū)動脈沖。
權(quán)利要求
一種可編程式數(shù)字脈沖發(fā)生器，包括用于存儲時鐘脈沖數(shù)據(jù)的SRAM數(shù)據(jù)存儲裝置(3)、用于產(chǎn)生可調(diào)節(jié)的時鐘脈沖基準(zhǔn)頻率的DDS頻率發(fā)生裝置(6)、用于將波形數(shù)據(jù)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)化與傳輸?shù)腢SB通訊轉(zhuǎn)換裝置(2)和上位PC機(jī)(1)，其特征在于還包括將用于產(chǎn)生數(shù)字時序邏輯信號的FPGA波形產(chǎn)生裝置(4)及將數(shù)字時序邏輯信號隔離后輸出的多路時鐘脈沖驅(qū)動控制裝置(5)；所述上位PC機(jī)(1)嵌入有將脈沖時序邏輯關(guān)系轉(zhuǎn)換為波形數(shù)據(jù)的脈沖編輯系統(tǒng)，所述的脈沖編輯系統(tǒng)通過上位PC機(jī)(1)與USB通訊轉(zhuǎn)換裝置(2)的輸入端連接，USB通訊轉(zhuǎn)換裝置(2)的輸出端連接FPGA波形產(chǎn)生裝置(4)的輸入端，F(xiàn)PGA波形產(chǎn)生裝置(4)的輸出端與多路時鐘脈沖驅(qū)動控制裝置(5)相連接；所述的SRAM數(shù)據(jù)存儲裝置(3)和DDS頻率發(fā)生裝置(6)同時接入FPGA波形產(chǎn)生裝置(4)。
2.根據(jù)權(quán)利要求1所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的FPGA波形產(chǎn) 生裝置(4)由FPGA控制芯片、并行數(shù)據(jù)輸入端、數(shù)據(jù)存儲接口端、參數(shù)配置端和時序波形輸 出端組成；所述的并行數(shù)據(jù)輸入端將由與其連接的USB通訊轉(zhuǎn)換裝置輸出的波形數(shù)據(jù)進(jìn)行 數(shù)據(jù)抽取和格式轉(zhuǎn)化后分別送至數(shù)據(jù)FPGA波形產(chǎn)生裝置的存儲接口端和參數(shù)配置端，由 數(shù)據(jù)存儲接口端將波形數(shù)據(jù)存儲至與其連接的SRAM數(shù)據(jù)存儲裝置(3)；參數(shù)配置端則按照 由與其連接的DDS頻率發(fā)生裝置(6)和路時鐘脈沖驅(qū)動控制裝置(5)設(shè)定頻率的脈沖信號 輸出觸發(fā)模式和基準(zhǔn)頻率，實時改變或調(diào)整通道工作狀態(tài)，并控制時序波形輸出端的工作 方式，由時序波形輸出端按照參數(shù)配置端的設(shè)定，讀取SRAM存儲裝置的數(shù)據(jù)后，產(chǎn)生多路 獨(dú)立的數(shù)字時序邏輯信號，然后將該信號在輸出到與其連接的多路時鐘驅(qū)動控制裝置。
3.根據(jù)權(quán)利要求1所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的脈沖編輯系 統(tǒng)包括人機(jī)交互模塊、數(shù)據(jù)管理模塊和通訊轉(zhuǎn)換模塊，所述人機(jī)交互模塊用來將用戶對脈 沖信號的時序和波形要求輸入至上位PC機(jī)，并送至數(shù)據(jù)管理模塊進(jìn)行存儲和讀?。凰鰯?shù) 據(jù)管理子模塊將脈沖波形轉(zhuǎn)變?yōu)閿?shù)據(jù)文件送至通訊轉(zhuǎn)換模塊；所述通訊轉(zhuǎn)換模塊通過上位 PC機(jī)的USB接口將數(shù)據(jù)傳輸至USB通訊轉(zhuǎn)換裝置。
4.根據(jù)權(quán)利要求1所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的多路時鐘脈 沖驅(qū)動控制裝置(5)包括依次連接的信號隔離電路、脈沖調(diào)理電路和輸出驅(qū)動電路，其中 信號隔離電路與FPGA波形產(chǎn)生裝置(4)的時序波形輸出端連接，將時序波形輸出端產(chǎn)生的 脈沖信號進(jìn)行抑制后輸入到脈沖調(diào)理電路，抑制后的脈沖信號通過脈沖調(diào)理電路調(diào)節(jié)輸出 時鐘脈沖的幅度參數(shù)后輸入到輸出驅(qū)動電路，最后由輸出驅(qū)動電路將脈沖信號驅(qū)動放大調(diào) 節(jié)后輸出。
5.根據(jù)權(quán)利要求2所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的FPGA控制芯 片為 EP1C6Q240。
6.根據(jù)權(quán)利要求4所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的信號隔離電 路的芯片型號為ADuM1400。
7.根據(jù)權(quán)利要求4所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的脈沖調(diào)理電 路芯片型號為AD5262和AD8170。
8.根據(jù)權(quán)利要求4所述的可編程式數(shù)字脈沖發(fā)生器，其特征在于所述的輸出驅(qū)動電 路的芯片型號為THS3001。
全文摘要
本發(fā)明屬電子技術(shù)領(lǐng)域，涉及一種可編程式數(shù)字脈沖發(fā)生器?，F(xiàn)有的發(fā)生器對于信號要求嚴(yán)格，出的數(shù)字脈沖信號在工作噪聲和抗干擾性等方面性能較差不能直接應(yīng)用。本發(fā)明提供的一種可編程式數(shù)字脈沖發(fā)生器，包括SRAM數(shù)據(jù)存儲裝置、DDS頻率發(fā)生裝置、USB通訊轉(zhuǎn)換裝置和上位PC機(jī)，還包括將FPGA波形產(chǎn)生裝置、多路時鐘脈沖驅(qū)動控制裝置，上位PC機(jī)嵌入有脈沖編輯系統(tǒng)，脈沖編輯系統(tǒng)通過PC機(jī)與USB通訊轉(zhuǎn)換裝置連接，USB通訊轉(zhuǎn)換裝置連接FPGA波形產(chǎn)生裝置，F(xiàn)PGA波形產(chǎn)生裝置與路時鐘脈沖驅(qū)動控制裝置SRAM數(shù)據(jù)存儲裝置和DDS頻率發(fā)生裝置連接。本發(fā)明的此種結(jié)構(gòu)，可輸出16位脈沖信號，作為精準(zhǔn)信號源應(yīng)用至帶有讀出電路的半導(dǎo)體探測裝置等電子產(chǎn)品的設(shè)計和測試中。
文檔編號G05B19/418GK101907881SQ20101019155
公開日2010年12月8日 申請日期2010年6月4日 優(yōu)先權(quán)日2010年6月4日
發(fā)明者呂寧, 呂高登, 張良, 王昌明, 王江輝, 賀鵬 申請人:西安電子科技大學(xué)