專利名稱：帶隙基準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，尤其涉及一種帶隙基準(zhǔn)電路。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)和便攜式電子產(chǎn)品的發(fā)展，對(duì)低功耗、高電源電壓范圍的基準(zhǔn)電壓源的需求大大增加，也導(dǎo)致帶隙基準(zhǔn)的設(shè)計(jì)要求有很大的提高。帶隙基準(zhǔn)可以產(chǎn)生與電源和工藝無關(guān)、具有確定溫度特性的基準(zhǔn)電壓或基準(zhǔn)電壓。帶隙基準(zhǔn)的穩(wěn)定性對(duì)整個(gè)系統(tǒng)的內(nèi)部電源的產(chǎn)生，輸出電壓的調(diào)整等都具有直接且至關(guān)重要的影響。帶隙基準(zhǔn)電壓必須能夠克服制造工藝的偏差，系統(tǒng)內(nèi)部電源電壓在工作范圍內(nèi)的變化以及外界溫度的影響。隨著系統(tǒng)精度的提高，對(duì)基準(zhǔn)的溫度、電壓和工藝的穩(wěn)定性的要求也越來越高。在模/數(shù)轉(zhuǎn)換器(ADC)、數(shù)/模轉(zhuǎn)換器(DAC)、動(dòng)態(tài)存儲(chǔ)器(DRAM)、Flash存儲(chǔ)器等集成電路設(shè)計(jì)中，低溫度系數(shù)、低功耗、高電源抑制比(PSRR)的帶隙基準(zhǔn)設(shè)計(jì)十分關(guān)鍵。帶隙基準(zhǔn)電路的工作原理是根據(jù)硅材料的帶隙電壓與溫度無關(guān)的特性輸出低溫漂、高精度的基準(zhǔn)電壓。但現(xiàn)有技術(shù)的帶隙基準(zhǔn)電路中，隨著電源電壓的變化，特別是在高電源電壓的情況下，提供給帶隙電壓產(chǎn)生電路的偏置電流通常會(huì)產(chǎn)生變化，導(dǎo)致最終輸出的基準(zhǔn)電壓不準(zhǔn)確。其他有關(guān)帶隙基準(zhǔn)電路的信息還可以參考公開號(hào)為CN101470457A的中國專利申請(qǐng)，其公開了一種帶隙基準(zhǔn)電壓發(fā)生電路。

發(fā)明內(nèi)容
本發(fā)明技術(shù)方案解決的問題是現(xiàn)有技術(shù)的帶隙基準(zhǔn)電路輸出的基準(zhǔn)電壓不準(zhǔn)確。為解決上述問題，本發(fā)明技術(shù)方案提供了一種帶隙基準(zhǔn)電路，包括基準(zhǔn)電路，所述基準(zhǔn)電路包括兩個(gè)雙極型晶體管，用于根據(jù)兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值產(chǎn)生具有正溫度系數(shù)的第一基準(zhǔn)電壓；偏置電路，用于為所述基準(zhǔn)電路提供偏置電流，所述偏置電路包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NOMS晶體管和第三NMOS晶體管，所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極連接電源，所述第一 PMOS晶體管的柵極連接所述第二 PMOS晶體管的柵極和漏極，所述第一 PMOS晶體管的漏極連接第一 NMOS晶體管的漏極、第三NMOS晶體管的柵極、第一 NMOS晶體管的柵極和第二 NMOS晶體管的柵極，所述第三NMOS晶體管的漏極連接所述第二 PMOS晶體管的漏極，所述第三NMOS晶體管的源極連接所述第二 NMOS晶體管的漏極，所述第一 NMOS晶體管的源極和所述第二 NMOS晶體管的源極連接所述基準(zhǔn)電路；加和電路，用于產(chǎn)生具有負(fù)溫度系數(shù)的第二基準(zhǔn)電壓，并將所述第二基準(zhǔn)電壓和所述第一基準(zhǔn)電壓相加產(chǎn)生帶隙基準(zhǔn)電壓。可選的，所述第三NMOS晶體管的閾值電壓在負(fù)100毫伏到正300毫伏之間。可選的，所述基準(zhǔn)電路包括第一 PNP晶體管、第一電阻和第二 PNP晶體管，所述第一 PNP晶體管的發(fā)射極連接所述第一 NMOS晶體管的源極，所述第一 PNP晶體管的基極和集電極接地；所述第一電阻的第一端連接所述第二 NMOS晶體管的源極，所述第一電阻的第二端連接所述第二 PNP晶體管的發(fā)射極；所述第二 PNP晶體管的基極和集電極接地。可選的，所述加和電路包括第三PMOS晶體管、第二電阻和第三PNP晶體管，所述第三PMOS晶體管的源極接電源，所述第三PMOS晶體管的柵極連接所述第一 PMOS晶體管的柵極、所述第二 PMOS晶體管的柵極和所述第二 PMOS晶體管的漏極，所述第三PMOS晶體管的漏極連接所述第二電阻的第一端；所述第三PNP晶體管的發(fā)射極連接所述第二電阻的第二端，所述第三PNP晶體管的基極和集電極接地；所述第三PMOS晶體管的漏極和所述第二電阻的第一端輸出所述帶隙基準(zhǔn)電壓?？蛇x的，所述第一 PNP晶體管的個(gè)數(shù)為1，所述第二 PNP晶體管的個(gè)數(shù)為4，所述第三PNP晶體管的個(gè)數(shù)為4?？蛇x的，所述基準(zhǔn)電路包括第一 NPN晶體管、第一電阻和第二 NPN晶體管，所述第一 NPN晶體管的基極和集電極連接所述第一 NMOS晶體管的源極，所述第一 NPN晶體管的發(fā)射極連接地；所述第一電阻的第一端連接所述第二 NMOS晶體管的源極，所述第一電阻的第二端連接所述第二 NPN晶體管的基極和發(fā)射極；所述第二 NPN晶體管的發(fā)射極接地。可選的，所述加和電路包括第三PMOS晶體管、第二電阻和第三NPN晶體管，所述第三PMOS晶體管的源極接電源，所述第三PMOS晶體管的柵極連接所述第一 PMOS晶體管的柵極、所述第二 PMOS晶體管的柵極和所述第二 PMOS晶體管的漏極，所述第三PMOS晶體管的漏極連接所述第二電阻的第一端；所述第三NPN晶體管的基極和集電極連接所述第二電阻的第二段，所述第三NPN晶體管的發(fā)射極接地；所述第三PMOS晶體管的漏極和所述第二電阻的第一端輸出所述帶隙基準(zhǔn)電壓?？蛇x的，所述第一 NPN晶體管的個(gè)數(shù)為1，所述第二 NPN晶體管的個(gè)數(shù)為4，所述第三NPN晶體管的個(gè)數(shù)為4?？蛇x的，所述電源的電壓范圍為1. 8伏特飛伏特。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點(diǎn)本發(fā)明技術(shù)方案的帶隙基準(zhǔn)電路具有偏置電路中，所述偏置電路為所述基準(zhǔn)電路提供偏置電流。所述偏置電路中包括第三NMOS晶體管，所述第三NMOS晶體管的漏極連接所述第二 PMOS晶體管的柵極和漏極，所述第三NMOS晶體管的柵極連接所述第一 PMOS晶體管的漏極和柵極，所述第三NMOS晶體管的源極連接所述第二 NMOS晶體管的漏極?，F(xiàn)有技術(shù)中，在電源電壓較高時(shí)，第二 NMOS晶體管的漏極電壓遠(yuǎn)高于第一 NMOS晶體管的漏極電壓，導(dǎo)致提供給所述基準(zhǔn)電路兩個(gè)雙極型晶體管支路的偏置電流不同，最終導(dǎo)致基準(zhǔn)電壓不準(zhǔn)確。而本技術(shù)方案中，增加了第三NMOS晶體管，所述第三NMOS晶體管處于導(dǎo)通狀態(tài)，所述第三NOMS晶體管的柵源電壓被鉗制在與閾值電壓大小相近。由于所述第三NMOS晶體管的閾值電壓較低，所述第三NMOS晶體管的柵源電壓較低，即所述第一NMOS晶體管漏極電壓和所述第二 NMOS晶體管漏極電壓的差值較小，所述第二 NMOS晶體管的漏極和襯底之間的漏電流也由于漏極電壓的下降而減小。所述偏置電路提供給基準(zhǔn)電路兩個(gè)雙極型晶體管支路的偏置電流基本相同，確保了最終輸出的帶隙基準(zhǔn)電壓準(zhǔn)確。


圖1是現(xiàn)有技術(shù)的帶隙基準(zhǔn)電路的結(jié)構(gòu)示意圖；圖2是本發(fā)明技術(shù)方案的帶隙基準(zhǔn)電路的結(jié)構(gòu)示意圖3是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的結(jié)構(gòu)示意圖；圖4是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路在不同電源電壓下輸出的帶隙基準(zhǔn)電壓隨溫度變化的電路仿真曲線。
具體實(shí)施例方式由背景技術(shù)可知，電子設(shè)備中通常采用帶隙基準(zhǔn)電路產(chǎn)生穩(wěn)定的帶隙基準(zhǔn)電壓，但在帶隙基準(zhǔn)電路的電源電壓較大時(shí)，導(dǎo)致帶隙基準(zhǔn)電路各分支的偏置電流不相等，影響帶隙基準(zhǔn)電壓的準(zhǔn)確性。本發(fā)明的發(fā)明人研究了現(xiàn)有技術(shù)的帶隙基準(zhǔn)電路。請(qǐng)參考圖1，圖1示出了現(xiàn)有技術(shù)的一種帶隙基準(zhǔn)電路的結(jié)構(gòu)示意圖，包括第一 PMOS晶體管PM11、第二 PMOS晶體管PM12、第三PMOS晶體管PM13、第一 NMOS晶體管匪11、第二 NMOS晶體管匪12、第一 PNP晶體管PQ11、第二 PNP晶體管PQ12、第三PNP晶體管PQ13、第一電阻Rll和第二電阻R12。所述第一 PMOS晶體管PMl1、第二 PMOS晶體管PM12和第三PMOS晶體管PM13的源極接電源VDD ;所述第一 PMOS晶體管PMll的柵極連接所述第二 PMOS晶體管PM12的柵極和漏極，所述第一 PMOS晶體管PMll的漏極連接第一 NMOS晶體管Wll的漏極和柵極；所述第二 PMOS晶體管PM12的漏極連接第二 NMOS晶體管匪12的漏極和第三PMOS晶體管PM13的柵極；所述第一 NMOS晶體管Wll的柵極連接所述第二 NMOS晶體管匪12的柵極，所述第一 NMOS晶體管匪11的源極連接所述第一 PNP晶體管PQll的發(fā)射極；所述第一電阻Rll的第一端連接第二 NMOS晶體管匪12的源極，所述第二電阻R12的第二端連接第二 PNP晶體管PQ12的發(fā)射極；所述第二電阻R12的第一端連接所述第三PMOS晶體管PM13的漏極，所述第二電阻R12的第二端連接第三PNP晶體管PQ13的發(fā)射極；所述第一 PNP晶體管PQll的基極和集電極、所述第二 PNP晶體管PQ12的基極和集電極、和所述第三PNP晶體管PQ13的基極和集電極接地；所述第三PMOS晶體管PM13的漏極和所述第二電阻R12的第一端輸出基準(zhǔn)電壓
Vref。上述帶隙基準(zhǔn)電路的工作原理是根據(jù)硅材料的帶隙電壓與溫度無關(guān)的特性，利用AVbe的正溫度系數(shù)漂移與雙極型晶體管Vbe3的負(fù)溫度系數(shù)漂移相互抵消，實(shí)現(xiàn)低溫漂、高精度的基準(zhǔn)電壓。其中，所述Vbe3為第三PNP晶體管PQ13的基極-發(fā)射極電壓，所述AVbe第一 PNP晶體管PQlI和第二 PNP晶體管PQ12兩個(gè)PNP晶體管的基極-發(fā)射極電壓的差值，適當(dāng)選取第一電阻Rll和第二電阻R12的阻值，即可使AVbe的正溫度系數(shù)漂移與Vbe3的負(fù)溫度系數(shù)漂移相互抵消。請(qǐng)繼續(xù)參考圖1，圖1中的帶隙基準(zhǔn)電路采用了電流鏡結(jié)構(gòu)，適用于低功耗應(yīng)用。但是，在電源電壓VDD升高時(shí)，例如VDD為6伏特時(shí)，圖中A點(diǎn)和B點(diǎn)之間的電壓差不能忽略，B點(diǎn)的電壓值高于A點(diǎn)的電壓值，當(dāng)B點(diǎn)的電壓過高時(shí)，第二 PNP晶體管PQ2的漏極和襯底之間的漏電流增大，溝道長度調(diào)制效應(yīng)(Channel-length Modulation)明顯,導(dǎo)致流經(jīng)第一 PNP晶體管PQl分支和第二 PNP晶體管PQ2分支的電流不相等，輸出的基準(zhǔn)電壓V,ef不準(zhǔn)確。基于以上研究，本發(fā)明的發(fā)明人提出了一種帶隙基準(zhǔn)電路，請(qǐng)參考圖2，所述帶隙基準(zhǔn)電路包括基準(zhǔn)電路201,所述基準(zhǔn)電路201包括兩個(gè)雙極型晶體管(圖中未不出)，用于根據(jù)兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值產(chǎn)生具有正溫度系數(shù)的第一基準(zhǔn)電壓；偏置電路202，用于為所述基準(zhǔn)電路201提供偏置電流，所述偏置電路202包括第一 PMOS晶體管PM21、第二 PMOS晶體管PM22、第一 NMOS晶體管匪21、第二 NOMS晶體管匪22和第三NMOS晶體管匪23，所述第一 PMOS晶體管PM21的源極和所述第二 PMOS晶體管PM22的源極連接電源VDD，所述第一 PMOS晶體管PM21的柵極連接所述第二 PMOS晶體管PM22的柵極和漏極，所述第一 PMOS晶體管PM21的漏極連接第一 NMOS晶體管匪21的漏極、第三NMOS晶體管匪23的柵極、第一 NMOS晶體管匪21的柵極和第二 NMOS晶體管匪22的柵極，所述第三NMOS晶體管匪23的漏極連接所述第二 PMOS晶體管PM22的漏極，所述第三NMOS晶體管匪23的源極連接所述第二 NMOS晶體管匪22的漏極，所述第一 NMOS晶體管匪21的源極和所述第二 NMOS晶體管匪22的源極連接所述基準(zhǔn)電路201 ;加和電路203，用于產(chǎn)生具有負(fù)溫度系數(shù)的第二基準(zhǔn)電壓，并將所述第二基準(zhǔn)電壓和所述第一基準(zhǔn)電壓相加產(chǎn)生帶隙基準(zhǔn)電壓。上述技術(shù)方案中所述偏置電路202包括第三NMOS晶體管匪23，由于所述第三NMOS晶體管匪23的閾值電壓較低，所述第三NMOS晶體管匪23處于導(dǎo)通狀態(tài)，所述第三NOMS晶體管匪23的柵源電壓被鉗制在與所述閾值電壓大小相近的范圍內(nèi)。因此所述第一NMOS晶體管匪21漏極電壓和所述第二 NMOS晶體管匪22漏極電壓的差值較小，所述第二NMOS晶體管匪22的漏極和襯底之間的漏電流也由于漏極電壓的下降而減小。所述偏置電路202提供給基準(zhǔn)電路201兩個(gè)雙極型晶體管支路的偏置電流基本相同，確保了最終輸出的帶隙基準(zhǔn)電壓準(zhǔn)確。下面結(jié)合附圖詳細(xì)地描述具體實(shí)施例，上述的目的和本發(fā)明的優(yōu)點(diǎn)將更加清楚。請(qǐng)參考圖3，圖3為本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的結(jié)構(gòu)示意圖，所述帶隙基準(zhǔn)電路包括基準(zhǔn)電路301、偏置電路302和加和電路303。所述偏置電路302用于為所述基準(zhǔn)電路301提供偏置電流。具體的，所述偏置電路302包括第一 PMOS晶體管PM31、第二 PMOS晶體管PM32、第一 NMOS晶體管NM31、第二 NOMS晶體管NM32和第三NMOS晶體管NM33，所述第一 PMOS晶體管PM31的源極和所述第二 PMOS晶體管PM32的源極連接電源VDD，所述第一 PMOS晶體管PM31的柵極連接所述第二 PMOS晶體管PM32的柵極和漏極，所述第一 PMOS晶體管PM31的漏極連接第一 NMOS晶體管匪31的漏極、第三NMOS晶體管匪33的柵極、第一 NMOS晶體管匪31的柵極和第二 NMOS晶體管匪32的柵極，所述第三NMOS晶體管匪33的漏極連接所述第二 PMOS晶體管PM32的漏極，所述第三NMOS晶體管匪33的源極連接所述第二 NMOS晶體管匪32的漏極，所述第一 NMOS晶體管匪31的源極和所述第二 NMOS晶體管匪32的源極連接所述基準(zhǔn)電路301。本實(shí)施例中，所述第一 PMOS晶體管PM31、第二 PMOS晶體管PM32、第一 NMOS晶體管匪31和第二 NMOS晶體管匪32組成電流鏡偏置電路，為所述基準(zhǔn)電路301提供偏置電壓。所述的電源的電壓范圍為1. 8伏特飛伏特，當(dāng)所述電源的電壓為6伏特時(shí)，在沒有第三NMOS晶體管匪33的情況下，第二 NMOS晶體管匪32漏極電壓和第一 NMOS晶體管匪31的漏極電壓差較大，導(dǎo)致提供給基準(zhǔn)電路301的兩條支路的偏置電流不等，造成輸出帶隙基準(zhǔn)電壓不準(zhǔn)確。因此在本實(shí)施例中，所述偏置電路302還包括了第三NMOS晶體管匪33，由于所述第三NMOS晶體管匪33的閾值電壓較低，例如，所述第三NMOS晶體管的閾值電壓在負(fù)100毫伏到正300毫伏之間。所述第三NMOS晶體管匪33處于導(dǎo)通狀態(tài)，所述第三NOMS晶體管匪33的柵源電壓被鉗制在與所述閾值電壓大小相近的范圍內(nèi)。因此所述第一 NMOS晶體管匪31漏極電壓和所述第二 NMOS晶體管匪32漏極電壓的差值較小，所述第二 NMOS晶體管匪32的漏極和襯底之間的漏電流也由于漏極電壓的下降而減小。所述偏置電路302提供給基準(zhǔn)電路301兩個(gè)雙極型晶體管支路的偏置電流基本相同，確保了最終輸出的帶隙基準(zhǔn)電壓準(zhǔn)確。所述基準(zhǔn)電路301包括兩個(gè)雙極型晶體管，用于根據(jù)兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值產(chǎn)生具有正溫度系數(shù)的第一基準(zhǔn)電壓。在本實(shí)施例中，所述基準(zhǔn)電路301包括第一 PNP晶體管PQ31、第一電阻R31和第二PNP晶體管PQ32，所述第一 PNP晶體管PQ31的發(fā)射極連接所述第一 NMOS晶體管匪31的源極，所述第一 PNP晶體管PQ31的基極和集電極接地；所述第一電阻R31的第一端連接所述第二 NMOS晶體管匪32的源極，所述第一電阻R31的第二端連接所述第二 PNP晶體管PQ32的發(fā)射極；所述第二 PNP晶體管PQ32的基極和集電極接地。本實(shí)施例中，所述第一 PNP晶體管PQ31的個(gè)數(shù)為1，所述第二 PNP晶體管PQ32的個(gè)數(shù)為4。所述基準(zhǔn)電路301是利用兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值與絕對(duì)溫度成正比的特性來產(chǎn)生正溫度系數(shù)的第一基準(zhǔn)電壓的。即AVbe=(Vbe2-Vbe1)= (KT/q) Xlnn,其中Vbe2為第二 PNP晶體管PQ32的基極-集電極電壓，Vbei為第一 PNP晶體管PQ31的基極-集電極電壓，K為玻耳茲曼常數(shù)，q為電荷量，T為絕對(duì)溫度，η為第二 PNP晶體管QP32和第一 PNP晶體管QP31的發(fā)射極面積比值。由上述公式可知，AVbe的值僅與絕對(duì)溫度T成正比關(guān)系，具有正溫度系數(shù)。在本發(fā)明的其他實(shí)施例中，所述基準(zhǔn)電路包括第一 NPN晶體管、第一電阻和第二NPN晶體管，所述第一 NPN晶體管的基極和集電極連接所述第一 NMOS晶體管的源極，所述第一 NPN晶體管的發(fā)射極連接地；所述第一電阻的第一端連接所述第二 NMOS晶體管的源極，所述第一電阻的第二端連接所述第二 NPN晶體管的基極和發(fā)射極；所述第二 NPN晶體管的發(fā)射極接地。所述第一 NPN晶體管的個(gè)數(shù)為1，所述第二 NPN晶體管的個(gè)數(shù)為4。所述加和電路303用于產(chǎn)生具有負(fù)溫度系數(shù)的第二基準(zhǔn)電壓，并將所述第二基準(zhǔn)電壓和所述第一基準(zhǔn)電壓相加產(chǎn)生帶隙基準(zhǔn)電壓。在本實(shí)施例中，所述加和電路303包括第三PMOS晶體管ΡΜ33、第二電阻R32和第三PNP晶體管PQ33，所述第三PMOS晶體管ΡΜ33的源極接電源VDD，所述第三PMOS晶體管ΡΜ33的柵極連接所述第一 PMOS晶體管ΡΜ31的柵極、所述第二 PMOS晶體管ΡΜ32的柵極和所述第二 PMOS晶體管ΡΜ32的漏極，所述第三PMOS晶體管ΡΜ33的漏極連接所述第二電阻R32的第一端；所述第三PNP晶體管PQ33的發(fā)射極連接所述第二電阻R32的第二端，所述第三PNP晶體管PQ33的基極和集電極接地；所述第三PMOS晶體管ΡΜ31的漏極和所述第二電阻R32的第一端輸出所述帶隙基準(zhǔn)電壓VMf。所述第三PNP晶體管PQ33的個(gè)數(shù)為4，以與所述基準(zhǔn)電路的第一 PNP晶體管PQ31和第二 PNP晶體管PQ32相匹配。所述第三PMOS晶體管PM33和所述第二 PMOS晶體管PM32形成鏡像電路，所述第三PMOS晶體管PM33的偏置電流與溫度成正比(PTAT:Proportional To AbsoluteTemperature)。所述第三PMOS晶體管PM31的漏極和所述第二電阻R32的第一端輸出所述帶隙基準(zhǔn)電壓 Vref,即 Vref=VBE3+(R32/R31) Δ Vbe=Vbe3+(R32/R31) X (KT/q) X lnn，其中 Vbe3 為第三PNP晶體管的基極-發(fā)射極電壓。所述Vbe3即為所述第二基準(zhǔn)電壓，具有負(fù)溫度系數(shù)，通過第二電阻R32與具有正溫度系數(shù)的Λ Vbe相加獲得所述帶隙基準(zhǔn)電壓Vref。適當(dāng)選取第二電阻R32和第一電阻R31的阻值，可以使上式中兩項(xiàng)的和為零溫度系數(shù)，獲得與溫度無關(guān)的帶隙基準(zhǔn)電壓VMf。在本實(shí)施例中，由于所述偏置電路302包括第三NMOS晶體管匪33，保證了在電源電壓VDD升高時(shí)，第一 NMOS晶體管匪31和第二 NMOS晶體管匪32的漏極電壓相近，確保了偏置電路302為基準(zhǔn)電路301提供的基準(zhǔn)電流的準(zhǔn)確性。因此，加和電路303產(chǎn)生的帶隙基準(zhǔn)電壓VMf在電源電壓VDD升高時(shí)不會(huì)改變。在本發(fā)明的其他實(shí)施例中，所述加和電路包括第三PMOS晶體管、第二電阻和第三NPN晶體管，所述第三PMOS晶體管的源極接電源，所述第三PMOS晶體管的柵極連接所述第一 PMOS晶體管的柵極、所述第二 PMOS晶體管的柵極和所述第二 PMOS晶體管的漏極，所述第三PMOS晶體管的漏極連接所述第二電阻的第一端；所述第三NPN晶體管的基極和集電極連接所述第二電阻的第二段，所述第三NPN晶體管的發(fā)射極接地；所述第三PMOS晶體管的漏極和所述第二電阻的第一端輸出所述帶隙基準(zhǔn)電壓。所述第三NPN晶體管的個(gè)數(shù)為4，以與基準(zhǔn)電路中的第一 NPN晶體管和第二 NPN晶體管相匹配。本發(fā)明的發(fā)明人對(duì)本實(shí)施例的帶隙基準(zhǔn)電路進(jìn)行了電路仿真，以驗(yàn)證本發(fā)明技術(shù)方案的效果。請(qǐng)參考圖4，圖中分別示出了在VDD=L 8V、2.7V、3.6V和5.5V時(shí)，本實(shí)施例帶隙基準(zhǔn)電路的輸出帶隙基準(zhǔn)電壓VMf隨溫度的變化曲線。由圖中可以看出VMf隨溫度的漂移小于167ppm/°C，在35.8攝氏度時(shí)，Vref在不同電源電壓下的漂移小于20毫伏。因此，本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路適用于寬電源電壓范圍的應(yīng)用，確保了輸出帶隙基準(zhǔn)電壓Vref的準(zhǔn)確。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)對(duì)本發(fā)明技術(shù)方案做出可能 的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種帶隙基準(zhǔn)電路，其特征在于，包括:基準(zhǔn)電路，所述基準(zhǔn)電路包括兩個(gè)雙極型晶體管，用于根據(jù)兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值產(chǎn)生具有正溫度系數(shù)的第一基準(zhǔn)電壓；偏置電路，用于為所述基準(zhǔn)電路提供偏置電流，所述偏置電路包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NOMS晶體管和第三NMOS晶體管，所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極連接電源，所述第一 PMOS晶體管的柵極連接所述第二 PMOS晶體管的柵極和漏極，所述第一 PMOS晶體管的漏極連接第一 NMOS晶體管的漏極、第三NMOS晶體管的柵極、第一 NMOS晶體管的柵極和第二 NMOS晶體管的柵極，所述第三NMOS晶體管的漏極連接所述第二 PMOS晶體管的漏極，所述第三NMOS晶體管的源極連接所述第二 NMOS晶體管的漏極，所述第一 NMOS晶體管的源極和所述第二 NMOS晶體管的源極連接所述基準(zhǔn)電路；加和電路，用于產(chǎn)生具有負(fù)溫度系數(shù)的第二基準(zhǔn)電壓，并將所述第二基準(zhǔn)電壓和所述第一基準(zhǔn)電壓相加產(chǎn)生帶隙基準(zhǔn)電壓。
2.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述第三NMOS晶體管的閾值電壓在負(fù)100毫伏到正300毫伏之間。
3.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述基準(zhǔn)電路包括第一PNP晶體管、第一電阻和第二 PNP晶體管，所述第一 PNP晶體管的發(fā)射極連接所述第一 NMOS晶體管的源極，所述第一 PNP晶體管的基極和集電極接地；所述第一電阻的第一端連接所述第二 NMOS晶體管的源極，所述第一電阻的第二端連接所述第二 PNP晶體管的發(fā)射極；所述第二 PNP晶體管的基極和集電極接地。
4.如權(quán)利要求3所述的帶隙基準(zhǔn)電路，其特征在于，所述加和電路包括第三PMOS晶體管、第二電阻和第三PNP晶體管，所述第三PMOS晶體管的源極接電源，所述第三PMOS晶體管的柵極連接所述第一 PMOS晶體管的柵極、所述第二PMOS晶體管的柵極和所述第二PMOS晶體管的漏極，所述第三PMOS晶體管的漏極連接所述第二電阻的第一端；所述第三PNP晶體管的發(fā)射極連接所述第二電阻的第二端，所述第三PNP晶體管的基極和集電極接地；所述第三PMOS晶體管的漏極和所述第二電阻的第一端輸出所述帶隙基準(zhǔn)電壓。
5.如權(quán)利要求4所述的帶隙基準(zhǔn)電路，其特征在于，所述第一PNP晶體管的個(gè)數(shù)為1，所述第二 PNP晶體管的個(gè)數(shù)為4,所述第三PNP晶體管的個(gè)數(shù)為4。
6.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述基準(zhǔn)電路包括第一NPN晶體管、第一電阻和第二 NPN晶體管，所述第一 NPN晶體管的基極和集電極連接所述第一 NMOS晶體管的源極，所述第一 NPN晶體管的發(fā)射極連接地； 所述第一電阻的第一端連接所述第二 NMOS晶體管的源極，所述第一電阻的第二端連接所述第二 NPN晶體管的基極和發(fā)射極；所述第二 NPN晶體管的發(fā)射極接地。
7.如權(quán)利要求6所述的帶隙基準(zhǔn)電路，其特征在于，所述加和電路包括第三PMOS晶體管、第二電阻和第三NPN晶體管，所述第三PMOS晶體管的源極接電源，所述第三PMOS晶體管的柵極連接所述第一 PMOS晶體管的柵極、所述第二PMOS晶體管的柵極和所述第二PMOS晶體管的漏極，所述第三PMOS晶體管的漏極連接所述第二電阻的第一端；所述第三NPN晶體管的基極和集電極連接所述第二電阻的第二段，所述第三NPN晶體管的發(fā)射極接地；所述第三PMOS晶體管的漏極和所述第二電阻的第一端輸出所述帶隙基準(zhǔn)電壓。
8.如權(quán)利要求7所述的帶隙基準(zhǔn)電路，其特征在于，所述第一NPN晶體管的個(gè)數(shù)為1，所述第二 NPN晶體管的個(gè)數(shù)為4,所述第三NPN晶體管的個(gè)數(shù)為4。
9.如權(quán)利要求1 所述的帶隙基準(zhǔn)電路，其特征在于，所述電源的電壓范圍為1.8伏特飛伏特。
全文摘要
一種帶隙基準(zhǔn)電路，包括基準(zhǔn)電路，所述基準(zhǔn)電路包括兩個(gè)雙極型晶體管，用于根據(jù)兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值產(chǎn)生具有正溫度系數(shù)的第一基準(zhǔn)電壓；偏置電路，用于為所述基準(zhǔn)電路提供偏置電流，所述偏置電路包括第三NMOS晶體管，所述第三NMOS晶體管確保在電源電壓升高時(shí)提供給基準(zhǔn)電路各分支的偏置電流相等；加和電路，用于產(chǎn)生具有負(fù)溫度系數(shù)的第二基準(zhǔn)電壓，并將所述第二基準(zhǔn)電壓和所述第一基準(zhǔn)電壓相加產(chǎn)生帶隙基準(zhǔn)電壓。本發(fā)明的帶隙基準(zhǔn)電路適用于寬電源電壓范圍的應(yīng)用。
文檔編號(hào)G05F1/56GK103076830SQ201210556679
公開日2013年5月1日 申請(qǐng)日期2012年12月20日 優(yōu)先權(quán)日2012年12月20日
發(fā)明者徐光磊 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司