專利名稱：一種低成本的上電時序控制電路的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于計算機嵌入式硬件技術(shù)領(lǐng)域，尤其涉及一種低成本的上電時序控制電路。
技術(shù)背景隨著IT技術(shù)的不斷發(fā)展，大量的嵌入式處理器MPU廣泛應用到通信、工業(yè)等諸多領(lǐng)域。隨著嵌入式處理器主頻越來越高，處理器的設(shè)計也越來越復雜，一般來說新的處理器都需要外部提供多種供電電壓，如處理器待機電壓、核心電壓、IO電壓等等。為保證處理器能夠正常啟動，絕大多數(shù)處理器都需要這些供電電壓按一定的順序進行啟動，以避免內(nèi)部電路發(fā)生紊亂。與嵌入式處理器類似，TFT液晶啟動一般也需要提供多種驅(qū)動電壓，這些電壓也同樣有啟動順序的要求。作為處理器的提供廠家，為解決上電時序問題，一般都提供與芯片配套的電源管理芯片(PMU)，電源管理芯片可根據(jù)芯片上電時序要求實現(xiàn)多電壓順序上電功能，但PMU芯片比較復雜，成本較高，同時也與其配套處理器芯片關(guān)系密切，靈活性較差。
發(fā)明內(nèi)容針對上述存在的技術(shù)問題，本實用新型的目的是提供一種低成本的上電時序控制電路，該電路實現(xiàn)簡單，成本低廉，靈活性好，適合各種不同的上電時序應用場合，用戶也可通過組合該電路實現(xiàn)多種不同電壓的上電時序。為了達到上述目的，本實用新型采用如下的技術(shù)方案一種低成本的上電時序控制電路，包括延時電路連接NMOS管的柵極，NMOS管的源極接地，低壓差線性穩(wěn)壓器LDO的輸出電壓連接PMOS管的源極，低壓差線性穩(wěn)壓器LDO的輸出電壓還通過一電阻同時連接到PMOS管的柵極和NMOS管的漏極。上述延時電路為阻容延時電路。上述低壓差線性穩(wěn)壓器LDO為三端口的1117芯片。與現(xiàn)有技術(shù)相比，本實用新型電路具備如下功能和特色I、本實用新型電路簡單、成本低廉，可實現(xiàn)延時上電功能，可應用于嵌入式處理器、TFT液晶等電源電路中，滿足其多工作電壓實現(xiàn)按順序上電的需求；2、本實用新型電路通過控制電壓來控制輸出電壓，從而實現(xiàn)輸出電壓在控制電壓后上電的功能；3、本實用新型通過調(diào)整延時電路中的電阻值和電容值，來實現(xiàn)不同的上電延時時間，滿足處理器上電時序中對延時時間的要求；4、本實用新型中的LDO可以選擇不帶使能功能的低成本LD0，在多電壓應用下成本下降尤為明顯。
圖I為本實用新型的電路原理框圖；圖2為本實用新型一種具體實施的電路圖。
具體實施方式
參見圖1，本實用新型電路由一低壓差線性穩(wěn)壓器LD0、一 NMOS管、一 PMOS管、一延時電路和一電阻組成，其中，LDO用于產(chǎn)生系統(tǒng)輸出電壓，NMOS管和PMOS管實現(xiàn)了 LDO輸出電壓到電路最終輸出電壓的控制，只有當控制電壓達到MOS管門限值時系統(tǒng)才有電壓輸出，延時電路可用于調(diào)節(jié)上電的延時時間，電阻用來保證PMOS管漏極的電壓輸出；需要實現(xiàn)上電時序的控制電壓通過延時電路輸入至NMOS管的柵級，而PMOS管的漏極則為電壓輸出端。 本具體實施中的LDO采用的是成本低廉的三端口 1117芯片，延時電路為阻容延時電路，參見圖2。本實用新型電路中，低壓差線性穩(wěn)壓器LDO用于產(chǎn)生系統(tǒng)的輸出電壓，但該輸出電壓(VCCLDO)不能直接輸出到VCC0UT，需要受控制電壓VCC_CTRL的控制，當控制電壓VCC_CTRL達到MOS管門限值(B卩，導通電壓)后，VCCLDO才可以輸出到VCCOUT。電路中使用了兩個MOS管Ql和Q2，其中，Ql為PMOS管，Q2為NMOS管，系統(tǒng)原理如下當控制電壓VCC_CTRL未達到Q2的導通電壓時，Q2的柵極電壓較低，Q2管截止，則Q2的漏極電壓為LDO輸出電壓VCCLD0，從而Ql管也截止，系統(tǒng)無電壓輸出。當VCC_CTRL達到Q2的導通電壓時，Q2柵極電壓升高，Q2管導通，從而Q2的漏極電壓為0，Ql的柵極電壓也為0，Ql管導通，LDO輸出電壓VCCLDO直接輸出到VCCOUT。由于Ql管導通電壓的要求，VCC_CTRL必須大于Q2管的導通電壓才能夠開啟Ql管，為保證當VCC_CTRL大于Q2管導通電壓后控制上電時間，電路中加入了一個阻容延時電路，由于電容的充電特性，使得實際到Q2管管柵極的電壓將緩慢上升到VCC_CTRL。因此，通過該阻容電路可以調(diào)節(jié)在VCC_CTRL大于Q2管導通電壓后開啟Q2管的時間，其時間可由阻容電路時間常數(shù)來確定，用戶可根據(jù)實際處理器上電時序要求來調(diào)節(jié)電阻和電容的值。
權(quán)利要求1.一種低成本的上電時序控制電路，其特征在于，包括 延時電路連接NMOS管的柵極，NMOS管的源極接地，低壓差線性穩(wěn)壓器LDO的輸出電壓連接PMOS管的源極，低壓差線性穩(wěn)壓器LDO的輸出電壓還通過一電阻同時連接到PMOS管的柵極和NMOS管的漏極。
2.根據(jù)權(quán)利要求I所述的低成本的上電時序控制電路，其特征在于 所述的延時電路為阻容延時電路。
3.根據(jù)權(quán)利要求I所述的低成本的上電時序控制電路，其特征在于 所述的低壓差線性穩(wěn)壓器LDO為三端口的1117芯片。
專利摘要本實用新型公開了一種低成本的上電時序控制電路，包括延時電路連接NMOS管的柵極，NMOS管的源極接地，低壓差線性穩(wěn)壓器LDO的輸出電壓連接PMOS管的源極，低壓差線性穩(wěn)壓器LDO的輸出電壓還通過一電阻同時連接到PMOS管的柵極和NMOS管的漏極。本實用新型電路可用于實現(xiàn)延時上電功能，其電路簡單，成本低廉，可廣泛應用于嵌入式處理器、TFT液晶等電源電路中，滿足其多工作電壓實現(xiàn)按順序上電的需求。
文檔編號G05F1/565GK202711110SQ20122027982
公開日2013年1月30日 申請日期2012年6月14日 優(yōu)先權(quán)日2012年6月14日
發(fā)明者姜新, 羅培東, 姜健 申請人:武漢凌控自動化技術(shù)有限公司