專利名稱：基于fpga的連續(xù)上傳高速數(shù)據(jù)采集裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種高速數(shù)據(jù)采集裝置，具體地說是一種采樣率高達(dá)250MSPS的基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置。
背景技術(shù)：
傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)通常采用單片機(jī)或DSP作為主要的控制模塊，通過其控制模數(shù)轉(zhuǎn)換器ADC、存儲器和其它外圍電路的工作。在現(xiàn)今的實(shí)際工程中，隨著系統(tǒng)對數(shù)據(jù)采集速率、精度、存儲量、環(huán)境適應(yīng)性以及實(shí)時性等性能的要求越來越高，傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)已不能夠滿足實(shí)際應(yīng)用的需要，存在的弊端也越來越明顯。專利號為ZL 200820095724.9的實(shí)用新型專利就公開了一種多路數(shù)據(jù)采集系統(tǒng)，包括選擇器、放大器、模擬轉(zhuǎn)換模塊和中央處理器，所述放大器連接在選擇器和模擬數(shù)據(jù)模塊之間，所述中央處理器與放大器相連；所述選擇器接收傳感器的多路輸出信號并在中央處理器的控制下分別將多路信號送至放大器進(jìn)行放大，所述放大器將放大后的多路信號送至模擬轉(zhuǎn)換模塊進(jìn)行模數(shù)轉(zhuǎn)換。具備上述結(jié)構(gòu)的多路數(shù)據(jù)采集系統(tǒng)，存在以下嚴(yán)重缺陷:(O系統(tǒng)不能實(shí)現(xiàn)并行交替實(shí)時采樣，采樣速率低；(2)系統(tǒng)不具備硬件累加功能，信噪比低、采樣精度低和系統(tǒng)穩(wěn)定性差；(3)數(shù)據(jù)上傳速率慢。本實(shí)用新型人參與的專利號為CN201010623689.5的實(shí)用新型專利，公開了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)。所述實(shí)用新型解決了 ZL 200820095724.9實(shí)用新型的采樣速率低、無硬件累加功能、信噪比低、采樣精度低、系統(tǒng)穩(wěn)定性差以及數(shù)據(jù)上傳速度慢等問題，但數(shù)據(jù)累加及累加結(jié)果上傳為串行關(guān)系，在數(shù)據(jù)上傳期間對信號的監(jiān)測存在盲點(diǎn)。隨著FPGA (Field Programmable Gate Array,現(xiàn)場可編程門矩陣)的出現(xiàn)及其相關(guān)技術(shù)的發(fā)展，因其時鐘頻率高、內(nèi)部延時小、全部控制邏輯均由硬件完成等優(yōu)越性，運(yùn)用新型FPGA芯片以及各種技術(shù)進(jìn)行數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)，已經(jīng)成為一種趨勢。
發(fā)明內(nèi)容本實(shí)用新型針對現(xiàn)有技術(shù)中存在的缺點(diǎn)和不足，提出一種采樣速率高、采樣精度高、數(shù)據(jù)上傳速度快，能夠有效解決目前信號采集與數(shù)據(jù)上傳之間的瓶頸問題，從而實(shí)現(xiàn)對待監(jiān)測對象的在線不間斷監(jiān)測的基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置。本實(shí)用新型可以通過以下措施達(dá)到:—種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，包括用于采集模擬信號的數(shù)據(jù)采集單元，與所述數(shù)據(jù)采集單元的信號輸出端相連接的，用于對數(shù)據(jù)進(jìn)行處理的FPGA處理單元，與所述FPGA處理單元相連接的微處理器，以及與所述微處理器通過通信接口相連接的上位機(jī)，其特征在于所述FPGA處理單元內(nèi)設(shè)有用于接收數(shù)據(jù)采集單元所采集的信息的數(shù)據(jù)接收模塊，與所述數(shù)據(jù)接收模塊相連接的用于對數(shù)據(jù)進(jìn)行累加處理的累加處理模塊，與所述累加處理模塊相連接的用于存儲數(shù)據(jù)的雙口 RAM，其中所述累加處理模塊由與數(shù)據(jù)接收模塊相連接的通道選擇I模塊，分別與通道選擇I的輸出端相連接的第一累加處理模塊、第二累加處理模塊，以及輸入端分別與第一累加處理模塊、第二累加處理模塊的輸出端相連接的通道選擇II模塊組成，其中通道選擇II模塊的輸出端與雙口 RAM相連接。本實(shí)用新型中為了提高多路數(shù)據(jù)同時采集的效率，可以設(shè)有兩個以上數(shù)據(jù)采集單元，兩個以上數(shù)據(jù)采集單元分別與FPGA處理單元相連接，F(xiàn)PGA處理單元內(nèi)設(shè)有與兩個以上數(shù)據(jù)采集單元一一相對應(yīng)的兩個以上數(shù)據(jù)處理單元，所述數(shù)據(jù)處理單元由數(shù)據(jù)接收模塊、與數(shù)據(jù)接收模塊相連接的累加處理模塊、與累加處理模塊相連接的雙口 RAM組成，兩個以上的數(shù)據(jù)處理單元的輸出端分別與FPGA處理單元內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接。本實(shí)用新型中數(shù)據(jù)采集單元由差分放大單元、A/D轉(zhuǎn)換單元組成，差分放大單元的輸出端與A/D轉(zhuǎn)換單元相連接，A/D轉(zhuǎn)換單元的輸出端與FPGA處理單元相連接，形成一條數(shù)據(jù)采集通路，為了有效提高采樣速率，本實(shí)用新型可以采用交替采樣的方法實(shí)現(xiàn)對一路待測信號的采集，此時本實(shí)用新型所述數(shù)據(jù)采集單元內(nèi)設(shè)有兩條并行的數(shù)據(jù)采集通路，即兩條均設(shè)有相連接的差分放大單元、A/D轉(zhuǎn)換單元且與FPGA處理單元相連接的數(shù)據(jù)采集通路，為了使兩條數(shù)據(jù)采集通路不互相沖突而高效的實(shí)現(xiàn)數(shù)據(jù)采集，F(xiàn)PGA處理單元內(nèi)還設(shè)有分別與兩條數(shù)據(jù)采集通路中的A/D轉(zhuǎn)換單元相連接的第一時鐘模塊和第二時鐘模塊，其中第一時鐘模塊與第二時鐘模塊的時鐘輸出相位相差180°。本實(shí)用新型中所述微處理器采用MCU實(shí)現(xiàn)，MCU通過通信接口與上位機(jī)相連接，以接收和處理上位機(jī)的命令信息，同時MCU還與FPGA處理單元相連接，F(xiàn)PGA處理單元內(nèi)對應(yīng)設(shè)有分別與MCU相連接的數(shù)據(jù)轉(zhuǎn)存與上傳模塊、指令接收與處理模塊，以及輸入端與指令接收與處理模塊相連接而輸出端與累加處理模塊相連接的參數(shù)配置模塊，其中數(shù)據(jù)轉(zhuǎn)存與上傳模塊的輸入端與雙口 RAM的輸出端相連接，指令接收與處理模塊分別與參數(shù)配置模塊、數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接，MCU在數(shù)據(jù)采集和上傳的過程中，接收并解析上位機(jī)的命令后，將其送入FPGA處理單元內(nèi)的指令接收與處理模塊，根據(jù)指令的類型，指令接收與處理模塊將接收的信息發(fā)送至參數(shù)配置模塊或者數(shù)據(jù)轉(zhuǎn)存與上傳模塊進(jìn)行相應(yīng)的工作。本實(shí)用新型FPGA處理單元內(nèi)還設(shè)有觸發(fā)信號選擇模塊、與內(nèi)參數(shù)配置模塊相連接的內(nèi)觸發(fā)信號產(chǎn)生模塊，其中觸發(fā)信號選擇模塊分別與外界觸發(fā)信號、內(nèi)觸發(fā)信號產(chǎn)生模塊相連接，以實(shí)現(xiàn)對觸發(fā)信號方式的選擇，同時觸發(fā)信號選擇模塊與累加處理模塊相連接，用于將選擇后的觸發(fā)信號送入累加處理模塊。本實(shí)用新型還設(shè)有SRAM，SRAM與FPGA處理單元內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接，在使用時數(shù)據(jù)轉(zhuǎn)存與上傳模塊根據(jù)上位機(jī)的指令可以將雙口 RAM中存儲的采樣累加結(jié)果轉(zhuǎn)存到外部存儲器SRAM中，數(shù)據(jù)上傳模塊再根據(jù)上位機(jī)的指令將SRAM中的數(shù)據(jù)通過微處理器和USB通信接口傳至上位機(jī)，這種設(shè)置不僅增大了裝置的存儲容量，提高系統(tǒng)易用性，還能夠使系統(tǒng)在進(jìn)行數(shù)據(jù)上傳的同時不影響對信號的實(shí)時采集工作。本實(shí)用新型與現(xiàn)有技術(shù)相比，在保證系統(tǒng)具有12bits精度、250MSPS采樣速率、I 25K采樣點(diǎn)、I 250K累加次數(shù)、200MHz帶寬、2VP_P信號輸入范圍及USB2.0通訊的情況下，通過乒乓結(jié)構(gòu)實(shí)現(xiàn)了對監(jiān)測對象的在線不間斷監(jiān)測。


:附圖1是本實(shí)用新型的結(jié)構(gòu)框圖。附圖2是本實(shí)用新型中累加處理模塊的結(jié)構(gòu)示意圖。附圖3是本實(shí)用新型的一種實(shí)施方式結(jié)構(gòu)示意圖。[0018]附圖標(biāo)記:數(shù)據(jù)采集單元1、FPGA處理單元2、微處理器3、上位機(jī)4、數(shù)據(jù)接收模塊5、累加處理模塊6、雙口 RAM7、通道選擇I模塊8、第一累加處理模塊9、第二累加處理模塊10、通道選擇II模塊11、數(shù)據(jù)轉(zhuǎn)存與上傳模塊12、差分放大單元13、A/D轉(zhuǎn)換單元14、第一時鐘模塊15、第二時鐘模塊16、指令接收與處理模塊17、參數(shù)配置模塊18、觸發(fā)信號選擇模塊19、內(nèi)觸發(fā)信號產(chǎn)生模塊20、SRAM 21。
具體實(shí)施方式
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以下結(jié)合附圖和實(shí)施例對本實(shí)用新型作進(jìn)一步的說明。本實(shí)用新型提出了一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，如附圖1所示，包括用于采集模擬信號的數(shù)據(jù)采集單元1，與所述數(shù)據(jù)采集單元I的信號輸出端相連接的，用于對數(shù)據(jù)進(jìn)行處理的FPGA處理單元2，與所述FPGA處理單元2相連接的微處理器3，以及與所述微處理器3通過通信接口相連接的上位機(jī)4，其特征在于所述FPGA處理單元2內(nèi)設(shè)有用于接收數(shù)據(jù)采集單元I所采集的信息的數(shù)據(jù)接收模塊5，與所述數(shù)據(jù)接收模塊5相連接的用于對數(shù)據(jù)進(jìn)行累加處理的累加處理模塊6，與所述累加處理模塊6相連接的用于存儲數(shù)據(jù)的雙口 RAM7，其中如附圖2所示，所述累加處理模塊6由與數(shù)據(jù)接收模塊5相連接的通道選擇I模塊8，分別與通道選擇I模塊8的輸出端相連接的第一累加處理模塊9、第二累加處理模塊10，以及輸入端分別與第一累加處理模塊9、第二累加處理模塊10的輸出端相連接的通道選擇II模塊11組成，其中通道選擇II模塊11的輸出端與雙口 RAM7相連接。如附圖1所示，本實(shí)用新型中為了提高多路數(shù)據(jù)采集的效率，可以設(shè)有兩個以上數(shù)據(jù)采集單元1，兩個以上數(shù)據(jù)采集單元I分別與FPGA處理單元2相連接，F(xiàn)PGA處理單元2內(nèi)設(shè)有與兩個以上數(shù)據(jù)采集單元I 一一相對應(yīng)的兩個以上數(shù)據(jù)處理單元，所述數(shù)據(jù)處理單元由數(shù)據(jù)接收模塊5、與數(shù)據(jù)接收模塊5相連接的累加處理模塊6、與累加處理模塊6相連接的雙口 RAM7組成，兩個以上的數(shù)據(jù)處理單元2的輸出端，即兩個以上雙口 RAM7的輸出端分別與FPGA處理單元2內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊12相連接。本實(shí)用新型中可以設(shè)有兩個數(shù)據(jù)采集單元1，如附圖3所示，數(shù)據(jù)采集單元I由差分放大單元13、A/D轉(zhuǎn)換單元14組成,差分放大單元13的輸出端與A/D轉(zhuǎn)換單元14相連接，A/D轉(zhuǎn)換單元14的輸出端與FPGA處理單元2相連接，形成一條數(shù)據(jù)采集通路，為了有效提高采樣速率，本實(shí)用新型可以采用交替采樣的方法實(shí)現(xiàn)對一路待測信號的采集，此時本實(shí)用新型所述數(shù)據(jù)采集單元I內(nèi)設(shè)有兩條并行的數(shù)據(jù)采集通路，即兩條均設(shè)有相連接的差分放大單元13、A/D轉(zhuǎn)換單元14且與FPGA處理單元2相連接的數(shù)據(jù)采集通路，為了使兩條數(shù)據(jù)采集通路不互相沖突而高效的實(shí)現(xiàn)數(shù)據(jù)采集，F(xiàn)PGA處理單元2內(nèi)還設(shè)有分別與兩條數(shù)據(jù)采集通路中的A/D轉(zhuǎn)換單元14相連接的第一時鐘模塊15和第二時鐘模塊16，其中第一時鐘模塊15與第二時鐘模塊16的時鐘輸出相位相差180°。本實(shí)用新型中所述微處理器3采用MCU實(shí)現(xiàn)，MCU通過通信接口與上位機(jī)4相連接，以接收和處理上位機(jī)4的命令信息，同時M⑶還與FPGA處理單元2相連接，F(xiàn)PGA處理單元2內(nèi)對應(yīng)設(shè)有分別與MCU相連接的數(shù)據(jù)轉(zhuǎn)存與上傳模塊12、指令接收與處理模塊17，以及輸入端與指令接收與處理模塊17相連接而輸出端與累加處理模塊6相連接的參數(shù)配置模塊18，其中數(shù)據(jù)轉(zhuǎn)存與上傳模塊12的輸入端與雙口 RAM7的輸出端相連接，指令接收與處理模塊17分別與參數(shù)配置模塊18、數(shù)據(jù)轉(zhuǎn)存與上傳模塊12相連接，MCU在數(shù)據(jù)采集和上傳的過程中，接收并解析上位機(jī)4的命令后，將其送入FPGA處理單元2內(nèi)的指令接收與處理模塊17，根據(jù)指令的類型，指令接收與處理模塊17將接收的信息發(fā)送至參數(shù)配置模塊18或者數(shù)據(jù)轉(zhuǎn)存與上傳模塊12進(jìn)行相應(yīng)的工作。本實(shí)用新型FPGA處理單元2內(nèi)還設(shè)有觸發(fā)信號選擇模塊19、與參數(shù)配置模塊18相連接的內(nèi)觸發(fā)信號產(chǎn)生模塊20，其中觸發(fā)信號選擇模塊19分別與外界觸發(fā)信號、內(nèi)觸發(fā)信號產(chǎn)生模塊20相連接，以實(shí)現(xiàn)對觸發(fā)信號方式的選擇，同時觸發(fā)信號選擇模塊19與累加處理模塊6相連接，用于將選擇后的觸發(fā)信號送入累加處理模塊6。本實(shí)用新型還設(shè)有SRAM 21，SRAM 21與FPGA處理單元2內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊12相連接，在使用時數(shù)據(jù)轉(zhuǎn)存與上傳模塊12根據(jù)上位機(jī)4的指令可以將雙口 RAM 7中存儲的采樣累加結(jié)果轉(zhuǎn)存到外部存儲器SRAM 21中，數(shù)據(jù)轉(zhuǎn)存與上傳模塊12再根據(jù)上位機(jī)4的指令將SRAM 21中的數(shù)據(jù)通過微處理器3和USB通信接口傳至上位機(jī)4，這種設(shè)置不僅增大了裝置的存儲容量，提高系統(tǒng)易用性，還能夠使系統(tǒng)在進(jìn)行數(shù)據(jù)上傳的同時不影響對信號的實(shí)時采集工作。下面依照如附圖3所示的實(shí)施例對本實(shí)用新型所提出一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置進(jìn)行進(jìn)一步說明，本實(shí)施例中設(shè)有兩個數(shù)據(jù)采集單元1，如附圖3所示，每個數(shù)據(jù)采集單元I內(nèi)設(shè)有兩條并行數(shù)據(jù)采集通路，F(xiàn)PGA處理單元2內(nèi)對應(yīng)每個數(shù)據(jù)采集單元I內(nèi)的數(shù)據(jù)采集通路均設(shè)有輸出相位相差180°的第一時鐘模塊15和第二時鐘模塊16，該方法的工作流程如附圖4所示，包括以下步驟:步驟1:裝置上電初始化，微處理器3與上位機(jī)4建立通信，接收上位機(jī)4發(fā)送的指令信息，微處理器3對指令進(jìn)行解析并將解析結(jié)果發(fā)送至FPGA處理單元2內(nèi)的指令接收與處理模塊，步驟2:指令接收與處理模塊17將參數(shù)配置信息發(fā)送給參數(shù)配置模塊18，參數(shù)配置模塊18據(jù)此進(jìn)行參數(shù)配置，包括累加次數(shù)、采樣點(diǎn)數(shù)的配置，步驟3:觸發(fā)信號選擇模塊19根據(jù)觸發(fā)信號選擇指令選擇接收由內(nèi)觸發(fā)信號產(chǎn)生模塊20產(chǎn)生的內(nèi)觸發(fā)信號或者接收外觸發(fā)信號，選擇完畢后采集工作開始，步驟4:數(shù)據(jù)采集單元I內(nèi)的兩路并行的數(shù)據(jù)采集通路在第一時鐘模塊15和第二時鐘模塊16的控制下，交替進(jìn)行數(shù)據(jù)采集，并將采集結(jié)果由A/D轉(zhuǎn)換單元14輸出至與該數(shù)據(jù)采集單元I相對應(yīng)的數(shù)據(jù)接收模塊5，數(shù)據(jù)接收模塊5接收數(shù)據(jù)后，將數(shù)據(jù)送入與其相連接的累加處理模塊6，步驟5:累加處理模塊6首先經(jīng)通道選擇I模塊判斷本次累加是奇數(shù)次或是偶數(shù)次，當(dāng)本次累加處理為第奇數(shù)次，通道選擇I模塊打開與第一累加處理模塊之間的數(shù)據(jù)通路，第一累加處理模塊對數(shù)據(jù)接收模塊的數(shù)據(jù)進(jìn)行累加，得到累加結(jié)果，然后判斷是否達(dá)到規(guī)定的累加次數(shù)，如果是，則停止累加，否則繼續(xù)執(zhí)行下一次累加處理，與此同時，第二累加處理模塊與通道選擇II模塊之間的數(shù)據(jù)通路打開，第二累加處理模塊將其內(nèi)的累加結(jié)果上傳至與累加處理模塊相連接的雙口 RAM ;當(dāng)本次累加處理為第偶數(shù)次，通道選擇I模塊開通與第二累加處理模塊之間的數(shù)據(jù)通路，第二累加處理模塊對數(shù)據(jù)接收模塊內(nèi)的數(shù)據(jù)進(jìn)行累加處理，得到累加結(jié)果，并判斷是否達(dá)到規(guī)定的累加次數(shù)，如果是，則停止累加，否則繼續(xù)執(zhí)行下一次累加處理，與此同時，通道選擇II模塊與第一累加處理模塊之間的數(shù)據(jù)通路打開，第一累加處理模塊將其內(nèi)的累加結(jié)果上傳至雙口 RAM，[0033]步驟6:數(shù)據(jù)轉(zhuǎn)存與上傳模塊根據(jù)指令將雙口 RAM中的累加結(jié)果轉(zhuǎn)存到外部的SRAM中，然后數(shù)據(jù)轉(zhuǎn)存與上傳模塊根據(jù)指令，將SRAM中的數(shù)據(jù)經(jīng)微處理器MCU上傳至上位機(jī)，步驟7:上位機(jī)接收到數(shù)據(jù)后判斷是否停止采集，如果是，本次采集結(jié)束，否則重復(fù)執(zhí)行步驟4至6。本實(shí)用新型與現(xiàn)有技術(shù)相比，在保證系統(tǒng)具有12bits精度、250MSPS采樣速率、I 25K采樣點(diǎn)、I 250K累加次數(shù)、200MHz帶寬、2VP_P信號輸入范圍及USB2.0通訊的情況下，通過乒乓結(jié)構(gòu)實(shí)現(xiàn)了對監(jiān)測對象的在線不間斷監(jiān)測。
權(quán)利要求1.一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，包括用于采集模擬信號的數(shù)據(jù)采集單元，與所述數(shù)據(jù)采集單元的信號輸出端相連接的，用于對數(shù)據(jù)進(jìn)行處理的FPGA處理單元，與所述FPGA處理單元相連接的微處理器，以及與所述微處理器通過通信接口相連接的上位機(jī)，其特征在于所述FPGA處理單元內(nèi)設(shè)有用于接收數(shù)據(jù)采集單元所采集的信息的數(shù)據(jù)接收模塊，與所述數(shù)據(jù)接收模塊相連接的用于對數(shù)據(jù)進(jìn)行累加處理的累加處理模塊，與所述累加處理模塊相連接的用于存儲數(shù)據(jù)的雙口 RAM，其中所述累加處理模塊由與數(shù)據(jù)接收模塊相連接的通道選擇I模塊，分別與通道選擇I的輸出端相連接的第一累加處理模塊、第二累加處理模塊，以及輸入端分別與第一累加處理模塊、第二累加處理模塊的輸出端相連接的通道選擇II模塊組成，其中通道選擇II模塊的輸出端與雙口 RAM相連接。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于設(shè)有兩個以上數(shù)據(jù)采集單元，兩個以上數(shù)據(jù)采集單元分別與FPGA處理單元相連接，F(xiàn)PGA處理單元內(nèi)設(shè)有與兩個以上數(shù)據(jù)采集單元一一相對應(yīng)的兩個以上數(shù)據(jù)處理單元，所述數(shù)據(jù)處理單元由數(shù)據(jù)接收模塊、與數(shù)據(jù)接收模塊相連接的累加處理模塊、與累加處理模塊相連接的雙口 RAM組成，兩個以上的數(shù)據(jù)處理單元的輸出端分別與FPGA處理單元內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接。
3.根據(jù)權(quán)利要求2所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于數(shù)據(jù)采集單元由差分放大單元、A/D轉(zhuǎn)換單元組成，差分放大單元的輸出端與A/D轉(zhuǎn)換單元相連接，A/D轉(zhuǎn)換單元的輸出端與FPGA處理單元相連接，形成一條數(shù)據(jù)采集通路。
4.根據(jù)權(quán)利要求2所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于所述數(shù)據(jù)采集單元內(nèi)設(shè)有兩條并行的數(shù)據(jù)采集通路，即兩條均設(shè)有相連接的差分放大單元、A/D轉(zhuǎn)換單元且與FPGA處理單元相連接的數(shù)據(jù)采集通路，F(xiàn)PGA處理單元內(nèi)還設(shè)有分別與兩條數(shù)據(jù)采集通路中的A/D轉(zhuǎn)換單元相連接的第一時鐘模塊和第二時鐘模塊，其中第一時鐘模塊與第二時鐘模塊的時鐘輸出相位相差180°。
5.根據(jù)權(quán)利要求4所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于所述微處理器采用MCU實(shí)現(xiàn)，MCU通過通信接口與上位機(jī)相連接，以接收和處理上位機(jī)的命令信息，同時MCU還與FPGA處理單元相連接，F(xiàn)PGA處理單元內(nèi)對應(yīng)設(shè)有分別與MCU相連接的數(shù)據(jù)轉(zhuǎn)存與上傳模塊、指令接收與處理模塊，以及輸入端與指令接收與處理模塊相連接而輸出端與累加處理模塊相連接的參數(shù)配置模塊，其中數(shù)據(jù)轉(zhuǎn)存與上傳模塊的輸入端與雙口RAM的輸出端相連接，指令接收與處理模塊分別與參數(shù)配置模塊、數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接。
6.根據(jù)權(quán)利要求5所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于FPGA處理單元內(nèi)還設(shè)有觸發(fā)信號選擇模塊、與內(nèi)參數(shù)配置模塊相連接的內(nèi)觸發(fā)信號產(chǎn)生模塊，其中觸發(fā)信號選擇模塊分別與外界觸發(fā)信號、內(nèi)觸發(fā)信號產(chǎn)生模塊相連接，觸發(fā)信號選擇模塊與累加處理模塊相連接。
7.根據(jù)權(quán)利要求6所述的一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置，其特征在于設(shè)有SRAM，SRAM與FPGA處理單元內(nèi)的數(shù)據(jù)轉(zhuǎn)存與上傳模塊相連接。
專利摘要本實(shí)用新型涉及一種高速數(shù)據(jù)采集裝置，具體地說是一種基于FPGA的連續(xù)上傳高速數(shù)據(jù)采集裝置及方法，其特征在于所述FPGA處理單元內(nèi)設(shè)有用于接收數(shù)據(jù)采集單元所采集的信息的數(shù)據(jù)接收模塊，與所述數(shù)據(jù)接收模塊相連接的用于對數(shù)據(jù)進(jìn)行累加處理的累加處理模塊，與所述累加處理模塊相連接的用于存儲數(shù)據(jù)的雙口RAM，累加處理模塊由與數(shù)據(jù)接收模塊相連接的通道選擇I模塊，第一累加處理模塊、第二累加處理模塊，以及輸入端分別與第一累加處理模塊、第二累加處理模塊的輸出端相連接的通道選擇II模塊組成，其中通道選擇II模塊的輸出端與雙口RAM相連接，本實(shí)用新型能夠有效解決目前信號采集與數(shù)據(jù)上傳之間的瓶頸問題。
文檔編號G05B19/042GK202929411SQ20122067352
公開日2013年5月8日 申請日期2012年12月10日 優(yōu)先權(quán)日2012年12月10日
發(fā)明者李德和, 史振國, 高明, 于娟 申請人:威海北洋電氣集團(tuán)股份有限公司