一種基于cpci總線的多fpga信號(hào)分析板的制作方法
【專利摘要】本實(shí)用新型公布了一種基于CPCI總線的多FPGA信號(hào)分析板，包括ADC中頻采樣、FPGA信號(hào)分析單元和DSP輔助處理單元，DSP與FPGA之間通過(guò)同步EMIF進(jìn)行連接，各FPGA之間通過(guò)高速收發(fā)器和自定義總線連接，可實(shí)現(xiàn)DSP和FPAG的配置程序動(dòng)態(tài)加載。本實(shí)用新型具有高速并行處理能力、對(duì)外接口靈活、控制靈活等優(yōu)點(diǎn)。
【專利說(shuō)明】—種基于CPCI總線的多FPGA信號(hào)分析板
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型公開(kāi)了一種基于CPCI總線的多FPGA信號(hào)分析板，屬于數(shù)字信號(hào)處理【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]數(shù)字信號(hào)處理技術(shù)的快速發(fā)展，在通信、電子對(duì)抗、圖像處理等領(lǐng)域得到了廣泛應(yīng)用，其中對(duì)于能夠進(jìn)行復(fù)雜的處理算法和數(shù)據(jù)高速傳輸有很大的需求。
[0003]CPCI (Compact Peripheral Component Interconnecte,簡(jiǎn)稱CPCI,緊湊型PCI)總線在現(xiàn)有的嵌入式系統(tǒng)平臺(tái)中應(yīng)用廣泛，具有較強(qiáng)的可靠性和通用性。
[0004]現(xiàn)有的信號(hào)分析處理板通常有兩種方案:一是全部使用通用單核或多核DSP實(shí)現(xiàn)，其存在問(wèn)題是:由于DSP本身結(jié)構(gòu)及外設(shè)接口，多路并處理能力較弱，受限于DSP的個(gè)數(shù)和內(nèi)核個(gè)數(shù)；二是使用DSP與FPGA，其中FPGA用于輔助處理，其問(wèn)題與方案一類似，F(xiàn)PGA只用于簡(jiǎn)單處理，整體并行處理能力受限于DSP。
[0005]使用FPGA (現(xiàn)場(chǎng)可編程門陣列)芯片可克服DSP芯片的局限性，其邏輯資源豐富，內(nèi)嵌DSP單元功能強(qiáng)大，非常適合數(shù)字信號(hào)處理中的并行處理。
實(shí)用新型內(nèi)容
[0006]本實(shí)用新型提供了一種基于CPCI總線的多FPGA信號(hào)分析板，其可接收模擬中頻信號(hào)，具有強(qiáng)大的并行信號(hào)分析處理能力。
[0007]本實(shí)用新型通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)上述技術(shù)目的:
[0008]本實(shí)用新型包括ADC中頻采樣、FPGA信號(hào)分析單元和DSP輔助處理單元，還包括與FPGA連接的DDR3存儲(chǔ)器、與DSP連接的DDR2存儲(chǔ)器、CPCI接插件、2個(gè)千兆網(wǎng)口和調(diào)試接口，所述板卡為6U標(biāo)準(zhǔn)結(jié)構(gòu)。
[0009]信號(hào)分析板接收接收機(jī)輸出的模擬中頻信號(hào)，經(jīng)高速ADC采樣之后送到FPGA進(jìn)行并行處理，處理結(jié)果可通過(guò)DSP的千兆網(wǎng)口送到計(jì)算機(jī)，也可通過(guò)CPCI的擴(kuò)展接口送往其它板卡進(jìn)行處理。
[0010]3塊FPGA之間通過(guò)高速串行接口和自定義總線兩種方式連接，可以協(xié)同進(jìn)行信號(hào)分析處理，包括增益控制、數(shù)字下變頻、數(shù)字信道化、信號(hào)檢測(cè)等。
[0011]其中一塊FPGA與一個(gè)千兆網(wǎng)口連接，中間處理結(jié)果和信號(hào)信息可通過(guò)千兆網(wǎng)口送到計(jì)算機(jī)，用于離線分析處理。
[0012]DSP用于輔助處理和控制，與一個(gè)FPGA通過(guò)同步EMIF (External MemoryInterface,外部存儲(chǔ)器接口)接口連接，用于傳輸控制指令和低速數(shù)據(jù)，并通過(guò)SRIO(Serial Rapid 10)與一個(gè)FPGA連接，用于大數(shù)據(jù)量傳輸。
[0013]DSP還用于實(shí)現(xiàn)32bit CPCI總線，通過(guò)CPCI接插件可連接標(biāo)準(zhǔn)CPCI工控機(jī)。
[0014]3塊FPGA均包含與CPCI擴(kuò)展接插件(J3、J4、J5)連接的高速串行收發(fā)器和自定義總線，用于擴(kuò)展連接。[0015]本實(shí)用新型的技術(shù)優(yōu)勢(shì)在于:
[0016]由以上所述可知，本實(shí)用新型具備高性能的ADC、多個(gè)大規(guī)模FPGA以及多樣的對(duì)外接口，提高了信號(hào)并行處理能力，具備良好的可靠性和靈活性，可實(shí)現(xiàn)更高帶寬信號(hào)的采集與分析處理。
【專利附圖】

【附圖說(shuō)明】
[0017]圖1:本實(shí)用新型結(jié)構(gòu)框圖。
[0018]圖2:本實(shí)用新型應(yīng)用于某系統(tǒng)的結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0019]以下結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步具體描述。
[0020]如圖1所示，本實(shí)用新型包括ADC中頻采樣、FPGA信號(hào)分析單元、DSP輔助處理單元、CPCI接插件和2個(gè)千兆網(wǎng)口。其中信號(hào)分析板接收接收機(jī)輸出的模擬中頻信號(hào)，經(jīng)高速ADC采樣之后送到FPGA進(jìn)行并行處理，處理結(jié)果可通過(guò)DSP的千兆網(wǎng)口或CPCI總線送到計(jì)算機(jī)，也可通過(guò)CPCI的擴(kuò)展接口送往其它板卡進(jìn)行處理。
[0021]如圖2所示，圖2為本實(shí)用新型應(yīng)用于某系統(tǒng)的結(jié)構(gòu)框圖，由外部授時(shí)設(shè)備提供基準(zhǔn)時(shí)鐘，多個(gè)分析板可通過(guò)自定義總線或高速串行總線進(jìn)行連接，增加信號(hào)分析的處理能力，CPCI計(jì)算機(jī)通過(guò)CPCI總線對(duì)多個(gè)分析板進(jìn)行控制，各個(gè)分析板可通過(guò)網(wǎng)絡(luò)交換機(jī)與CPCI計(jì)算機(jī)或遠(yuǎn)程計(jì)算連接，傳輸信號(hào)分析結(jié)果?？沙浞煮w現(xiàn)本實(shí)用新型的靈活性和可擴(kuò)展性，可為信號(hào)分析提供強(qiáng)大的并行處理能力。
【權(quán)利要求】
1.基于CPCI總線的多FPGA信號(hào)分析板，包括ADC中頻采樣、FPGA信號(hào)分析單元和DSP輔助處理單元，其特征在于，還包括DDR3存儲(chǔ)器、CPCI接插件、2個(gè)千兆網(wǎng)口和調(diào)試接口，所述板卡為6U標(biāo)準(zhǔn)結(jié)構(gòu)，其中信號(hào)分析板接收中頻信號(hào)，經(jīng)ADC采樣之后送到FPGA進(jìn)行并行處理，處理結(jié)果可通過(guò)DSP的千兆網(wǎng)口送到計(jì)算機(jī)，也可通過(guò)CPCI的擴(kuò)展接口送往其它板卡進(jìn)行處理。
2.根據(jù)權(quán)利要求1所述的基于CPCI總線的多FPGA信號(hào)分析板，其特征在于:每片F(xiàn)PGA均連接DDR3存儲(chǔ)器，DSP連接DDR2存儲(chǔ)器，主要信號(hào)分析工作由FPGA實(shí)現(xiàn)，DSP用于輔助處理和實(shí)現(xiàn)對(duì)外接口。
3.根據(jù)權(quán)利要求1所述的基于CPCI總線的多FPGA信號(hào)分析板，其特征在于:CPCI總線由DSP實(shí)現(xiàn)，可通過(guò)接插件連接到標(biāo)準(zhǔn)CPCI工控機(jī)箱中。
4.根據(jù)權(quán)利要求1所述的基于CPCI總線的多FPGA信號(hào)分析板，其特征在于:DSP的配置程序可通過(guò)CPCI加載，F(xiàn)PGA的配置程序加載通過(guò)DSP進(jìn)行控制。
【文檔編號(hào)】G05B19/042GK203561854SQ201320656642
【公開(kāi)日】2014年4月23日 申請(qǐng)日期:2013年10月23日 優(yōu)先權(quán)日:2013年10月23日
【發(fā)明者】吳克平, 徐源, 李雪松, 孟麗梅, 王洪健, 桑偉軍 申請(qǐng)人:北京海格神舟通信科技有限公司