一種無運放高電源抑制比帶隙基準源電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于集成電路領(lǐng)域，涉及一種無運放高電源抑制比帶隙基準源電路。
【背景技術(shù)】
[0002]隨著系統(tǒng)集成技術(shù)的飛速發(fā)展，基準電壓源已成為大規(guī)模、超大規(guī)模集成電路和幾乎所有數(shù)字模擬系統(tǒng)中不可缺少的基本電路模塊?；鶞孰妷涸词浅笠?guī)模集成電路和電子系統(tǒng)的重要組成部分，可廣泛應(yīng)用于高精度比較器、A/D和D/A轉(zhuǎn)換器、隨機動態(tài)存儲器、閃存以及系統(tǒng)集成芯片中。帶隙基準是所有基準電壓中最受歡迎的一種，其主要作用是在集成電路中提供穩(wěn)定的參考電壓或參考電流，這就要求帶隙基準對電源電壓的變化和溫度的變化不敏感。
[0003]如圖1所示，為現(xiàn)有技術(shù)中的無運放帶隙基準源電路。該電路包括基準電流產(chǎn)生電路和輸出電路。基準電流產(chǎn)生電路具體包括三個PMOS管MP1、MP2和MP3，兩個NMOS管麗I和麗2以及第零電阻R0，用于給輸出電路提供基準電流。MP1、MP2和MP3的源極相連，柵極相連，MPl和MP2的漏極分別連接麗I和麗2的漏極，麗I的漏極和柵極分別連接麗2的柵極。輸出電路包括串聯(lián)的三極管Ql和第一電阻R1，Q1的發(fā)射極與Rl相連，Ql的基極和集電極分別與MP3的漏極相連，連接點作為電壓輸出端。其中，MP1、MP2和MP3的漏極和柵極之間的電壓差為m:m:n，麗I和麗2的漏極和柵極之間的電壓差為1:p，其中，m、n和p為正整數(shù)。
[0004]由于該電路包括一個三極管，輸出電壓VBG具有負溫度系數(shù)，即帶隙基準電壓對溫度的變化敏感，且該電路的輸出電壓對于電源變化的抑制能力比較差。
【實用新型內(nèi)容】
[0005]本實用新型的目的是提出一種無運放高電源抑制比帶隙基準源電路，以解決帶隙基準電壓對溫度敏感的問題，提高電源抑制比。
[0006]本實用新型實施例提供了一種無運放高電源抑制比帶隙基準源電路，包括基準電流產(chǎn)生電路和輸出電路，還包括:
[0007]偏置電路，所述偏置電路包括串聯(lián)的偏置PMOS管和偏置NMOS管，所述偏置PMOS管與基準電流產(chǎn)生電路中的PMOS管并聯(lián)；所述偏置PMOS管的漏極與所述偏置NMOS管漏極相連；所述偏置NMOS管的柵極與基準電流產(chǎn)生電路中第一 NMOS管的漏極連接，所述偏置NMOS管的源極與基準電流產(chǎn)生電路中第二 NMOS管的源極連接；所述第二 NMOS管的漏極和柵極相連；
[0008]所述輸出電路包括串聯(lián)的第一電阻和第二電阻、串聯(lián)的第零三極管和第一三極管，所述第一電阻兩端分別連接第零三極管和第一三極管的基極，所述第二電阻兩端分別連接第零三極管的基極與發(fā)射極，所述第一三極管的基極與集電極相連，所述第一三極管的發(fā)射極與所述第零三極管的集電極相連，且連接點作為電壓輸出端。
[0009]上述電路中，優(yōu)選的是:
[0010]第一電阻和/或第二電阻，其阻值可調(diào)。
[0011]本實用新型實施例的技術(shù)方案，為了滿足芯片對于低壓低功耗需求而進行了改進，對于靜態(tài)功耗要求較高的芯片有極其重大的意義。該帶隙基準電路中，由于不再引入運放，所以也就不會產(chǎn)生失調(diào)電壓對于帶隙(bandgap)輸出電壓影響的問題。
[0012]為了增大該電路對于電源電壓的抑制作用，增加了一路偏置電路，可以保證正NMOS的漏極端保持一致，不會隨電源電壓的變化使得電路的基準電流有變化，提高了輸出電壓對于電源變化的抑制能力。
[0013]為了得到零溫漂溫度系數(shù)的輸出，可以通過調(diào)整輸出電路中電阻的阻值得到零溫漂溫度系數(shù)的輸出。
【附圖說明】
[0014]圖1為現(xiàn)有帶隙基準電路的電路圖；
[0015]圖2為本實用新型實施例提供的一種帶隙基準電路的電路圖。
【具體實施方式】
[0016]下面結(jié)合附圖和實施例對本實用新型作進一步的詳細說明?？梢岳斫獾氖牵颂幩枋龅木唧w實施例僅僅用于解釋本實用新型，而非對本實用新型的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本實用新型相關(guān)的部分而非全部結(jié)構(gòu)。
[0017]圖2為本實用新型實施例提供的一種帶隙基準電路的電路圖，該無運放高電源抑制比帶隙基準源電路，包括基準電流產(chǎn)生電路和輸出電路。
[0018]具體的，基準電流產(chǎn)生電路具體包括三個PMOS管MPl、MP2和MP3，兩個NMOS管麗I和麗2以及第零電阻R0，用于給輸出電路提供基準電流。MP1、MP2和MP3的源極相連，柵極相連，MPl和MP2的漏極分別連接麗I和麗2的漏極，麗2的漏極和柵極分別連接麗I的柵極，麗2的源極連接電阻RO。其中，MP1、MP2和MP3的漏極和柵極之間的電壓差為m:m:n，麗I和麗2的漏極和柵極之間的電壓差為1:p，其中，m、n和p為正整數(shù)。
[0019]輸出電路包括串聯(lián)的第一電阻Rl和第二電阻R2、串聯(lián)的第零三極管QO和第一三極管Ql，第一電阻Rl兩端分別連接第零三極管QO和第一三極管Ql的基極，第二電阻R2兩端分別連接第零三極管QO的基極與發(fā)射極，第一三極管Ql的基極與集電極相連，第一三極管Ql的發(fā)射極與第零三極管QO的集電極相連，且連接點作為電壓輸出端。
[0020]本實施例中，還進一步包括偏置電路。所述偏置電路包括偏置PMOS管MPO和偏置NMOS管MNO，MPO與基準電流產(chǎn)生電路中的PMOS管并聯(lián)；ΜΡ0的漏極與MNO的漏極相連；ΜΝ0的柵極與基準電流產(chǎn)生電路中第一 NMOS管MNl的漏極連接，MNO的源極與基準電流產(chǎn)生電路中第二 NMOS管麗2的源極連接；麗2的漏極和其柵極相連。
[0021]本實用新型實施例的技術(shù)方案為了增大該電路對于電源電壓的抑制作用，增加了一路MPO以及MNO組成的偏置電路，可以保證麗I的漏極與麗2的漏極保持一致，不會隨電源電壓的變化使得電路的基準電流有變化。提高了輸出電壓對于電源變化的抑制能力。
[0022]上述電路中，優(yōu)選的是:
[0023]第一電阻Rl和/或第二電阻R2，其阻值可調(diào)，以解決帶隙基準電壓對溫度敏感的問題，實現(xiàn)零溫漂溫度系數(shù)的輸出。
[0024]本實用新型實施例的技術(shù)方案，為了滿足芯片對于低壓低功耗需求而進行了改進，對于靜態(tài)功耗要求較高的芯片有極其重大的意義。該帶隙基準電路中，由于不再引入運放，所以也就不會產(chǎn)生失調(diào)電壓對于帶隙(bandgap)輸出電壓影響的問題。另外，可以通過調(diào)整Rl和/或R2的值得到零溫漂溫度系數(shù)的輸出。
[0025]上述電路結(jié)構(gòu)的輸出電壓VBG的表達式為:
[0026]VBG = {Vbe(qO) + {R2*Vt*ln[(1+ β)/β]*k}/Rl}*(R1/R2)
[0027]其中，Vbe (qO)為QO的發(fā)射結(jié)電壓，Vt = KT/q，q為電子電荷(1.6*10E_19庫侖)，K為玻爾茲曼常量，T為溫度，k為Ql的三極管數(shù)量，β為NMOS管ΜΝ0、麗I和麗2之間的組成關(guān)系系數(shù)。
[0028]根據(jù)此表達式可以看出，輸出電壓VBG的溫度系數(shù)可以通過調(diào)整Rl和R2的比值來改變，當(dāng)適當(dāng)調(diào)整Rl和R2的比值，可以得到零溫漂溫度系數(shù)的輸出電壓VBG。
[0029]注意，上述僅為本實用新型的較佳實施例及所運用技術(shù)原理。本領(lǐng)域技術(shù)人員會理解，本實用新型不限于這里所述的特定實施例，對本領(lǐng)域技術(shù)人員來說能夠進行各種明顯的變化、重新調(diào)整和替代而不會脫離本實用新型的保護范圍。因此，雖然通過以上實施例對本實用新型進行了較為詳細的說明，但是本實用新型不僅僅限于以上實施例，在不脫離本實用新型構(gòu)思的情況下，還可以包括更多其他等效實施例，而本實用新型的范圍由所附的權(quán)利要求范圍決定。
【主權(quán)項】
1.一種無運放高電源抑制比帶隙基準源電路，包括基準電流產(chǎn)生電路和輸出電路，其特征在于，還包括: 偏置電路，所述偏置電路包括偏置PMOS管和偏置NMOS管，所述偏置PMOS管與基準電流產(chǎn)生電路中的PMOS管并聯(lián)；所述偏置PMOS管的漏極與所述偏置NMOS管漏極相連；所述偏置NMOS管的柵極與基準電流產(chǎn)生電路中第一 NMOS管的漏極連接，所述偏置NMOS管的源極與基準電流產(chǎn)生電路中第二 NMOS管的源極連接；所述第二 NMOS管的漏極和柵極相連；所述輸出電路包括串聯(lián)的第一電阻和第二電阻、串聯(lián)的第零三極管和第一三極管，所述第一電阻兩端分別連接第零三極管和第一三極管的基極，所述第二電阻兩端分別連接第零三極管的基極與發(fā)射極，所述第一三極管的基極與集電極相連，所述第一三極管的發(fā)射極與所述第零三極管的集電極相連，且連接點作為電壓輸出端。2.根據(jù)權(quán)利要求1所述的電路，其特征在于: 第一電阻和/或第二電阻，其阻值可調(diào)。
【專利摘要】本實用新型提出一種無運放高電源抑制比帶隙基準源電路，包括基準電流產(chǎn)生電路和輸出電路，其中，還包括：偏置電路，偏置電路包括偏置PMOS管和偏置NMOS管，偏置PMOS管與基準電流產(chǎn)生電路中的PMOS管并聯(lián)；偏置PMOS管的漏極與偏置NMOS管漏極相連；偏置NMOS管的柵極與基準電流產(chǎn)生電路中第一NMOS管的漏極連接，偏置NMOS管的源極與基準電流產(chǎn)生電路中第二NMOS管的源極連接；第二NMOS管的漏極和柵極相連；輸出電路包括串聯(lián)的第一電阻和第二電阻、串聯(lián)的第零三極管和第一三極管。增加了偏置電路，可以保證基準電流產(chǎn)生電路中NMOS管漏極電壓保持一致，不會隨電源電壓的變化使得電路的基準電流有變化，提高了輸出電壓對于電源變化的抑制能力。
【IPC分類】G05F1/567
【公開號】CN204808102
【申請?zhí)枴緾N201520489170
【發(fā)明人】鄧龍利, 劉銘
【申請人】北京兆易創(chuàng)新科技股份有限公司
【公開日】2015年11月25日
【申請日】2015年7月8日