高速并行d/a時鐘同步裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及信號產(chǎn)生領(lǐng)域，更具體地涉及高速并行D/A時鐘同步裝置。
【背景技術(shù)】
[0002]雷達(dá)的高分辨能力、抗干擾能力與雷達(dá)信號的帶寬緊密相關(guān)，例如，為了提高測距精度和距離分辨力，對目標(biāo)進(jìn)行成像識別，要求雷達(dá)發(fā)射的信號具有大的帶寬、時寬乘積一一寬脈沖內(nèi)附加寬帶調(diào)頻信號，以擴(kuò)展信號頻帶提高雷達(dá)總體性能。這涉及到大帶寬信號的產(chǎn)生技術(shù)。
[0003]目前在多數(shù)寬帶雷達(dá)系統(tǒng)中使用最多的是線性調(diào)頻信號(LFM)，隨著數(shù)字技術(shù)的日臻成熟和超大規(guī)模集成電路技術(shù)的高速發(fā)展，以直接數(shù)字頻率合成(DDFS)法和波形存儲直讀(DDWS)法為代表的數(shù)字方法產(chǎn)生超寬帶雷達(dá)線性調(diào)頻(LFM)信號的技術(shù)越來越受到重視。其中波形存儲直讀法(DDWS)以其對器件依賴性小、信號參數(shù)可實時修改、能夠進(jìn)行預(yù)失真處理等特點，在大帶寬基帶1、Q信號產(chǎn)生中得到了廣泛的應(yīng)用。后級再輔以“正交調(diào)制+倍頻/上變頻”模擬鏈路，可以靈活實現(xiàn)多頻段、多模式的射頻激勵信號。
[0004]波形存儲直讀法的原理為，根據(jù)預(yù)定的采樣頻率以及所需信號的帶寬、時寬等參數(shù)，由信號的數(shù)學(xué)表達(dá)式計算出信號各點采樣值，并按采樣順序預(yù)先存儲在高速存儲器中，信號產(chǎn)生期間，通過對轉(zhuǎn)換時鐘計數(shù)產(chǎn)生高速地址并尋址存儲器，依次讀出采樣數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，再經(jīng)過低通濾波器產(chǎn)生所需模擬信號。該方案通常以高速FPGA+D/A為核心，輔以外圍時序控制電路、時鐘處理電路等。其中FPGA是整個信號產(chǎn)生單元的數(shù)據(jù)源，D/A則負(fù)責(zé)將FPGA的數(shù)據(jù)轉(zhuǎn)換成模擬基帶信號輸出，完成1、Q信號的產(chǎn)生。由于單片D/A無法直接產(chǎn)生GHz以上大帶寬信號，現(xiàn)階段常用兩片D/A并行工作的方式分別產(chǎn)生大帶寬的1、Q信號，再送入正交調(diào)制器進(jìn)行頻率搬移和頻譜擴(kuò)展。這樣，兩路(或多路)D/A的同步工作就成為信號產(chǎn)生的關(guān)鍵技術(shù)。在高達(dá)2GHz的時鐘頻率的情況下，數(shù)模轉(zhuǎn)換間隔僅有500ps，即使兩路DAC的觸發(fā)時刻有ps級的誤差，引起的不同步也是相當(dāng)可觀的。
[0005]針對通道間的同步誤差，現(xiàn)有技術(shù)往往在數(shù)字域進(jìn)行解決，或者對轉(zhuǎn)換時鐘和觸發(fā)信號進(jìn)行處理，結(jié)合鎖相環(huán)路并通過電路優(yōu)化設(shè)計等手段，實現(xiàn)多路D/A的同步。但是現(xiàn)有方法在D/A轉(zhuǎn)換速率較低的情況下是適用的，一旦涉及高速D/A，類似合成孔徑雷達(dá)(SAR)中信號時鐘頻率在2GHz以上，此時電路對信號抖動非常敏感，每次上電或復(fù)位時ps級的誤差即可能帶來通道間的不同步，這種情況下上述方法很難保證信號產(chǎn)生通道間延遲時間差基本為0或保持恒定狀態(tài)，也就難以從根本上解決同步問題。
【實用新型內(nèi)容】
[0006]為了解決上述技術(shù)難題，本實用新型的目的在于提供一種高速并行D/A時鐘同步裝置。本實用新型可以通過大幅壓縮觸發(fā)初始時刻的不穩(wěn)定時間，有效克服時鐘抖動帶來的誤差影響。
[0007]具體地，本實用新型提供了一種高速并行D/A時鐘同步裝置，包括:
[0008]信號調(diào)理單元，用于調(diào)節(jié)所述高速并行D/A時鐘同步裝置的時鐘信號的幅度大小，在開關(guān)單元的控制狀態(tài)為接通之前把所述時鐘信號的幅度提高至相對于放大單元飽和的程度，待狀態(tài)穩(wěn)定后再降低所述時鐘信號的幅度，使所述放大單元工作在線性區(qū)間；
[0009]開關(guān)單元，用于控制所述經(jīng)信號調(diào)理單元調(diào)節(jié)的時鐘信號的通斷，進(jìn)而控制所述高速并行D/A時鐘同步裝置正常工作的起始和截止時刻；
[0010]放大單元，用于在所述開關(guān)單元的控制狀態(tài)為接通時把所述經(jīng)信號調(diào)理單元調(diào)節(jié)的時鐘信號輸出到使后續(xù)電路正常工作的電平，并在所述開關(guān)單元導(dǎo)通/截止瞬間飽和工作，提高開關(guān)電路上升沿/下降沿的陡峭度。
[0011]其中，所述信號調(diào)理單元由壓控衰減電路構(gòu)成。
[0012]其中，所述開關(guān)單元選用美國M/A-C0M公司的SW-311或中國電科集團(tuán)13所生產(chǎn)的 HE-118。
[0013]其中，所述高速并行D/A時鐘同步裝置還包括兩路功分網(wǎng)絡(luò)，用于在將所述高速并行D/A時鐘同步裝置的時鐘信號輸入到所述信號調(diào)理單元之前，將所述時鐘信號等分成兩路，一路輸入到所述信號調(diào)理單元作為D/A工作時鐘，另一路輸入到FPGA輸入端的時鐘管理芯片，作為所述FPGA的工作時鐘。
[0014]其中，所述高速并行D/A時鐘同步裝置還包括2N路功分網(wǎng)絡(luò)，用于把所述放大單元輸出的時鐘信號分成等幅2XN路信號，同時完成單端至差分的轉(zhuǎn)換功能，即這些信號兩個一組、每組信號相位相差180°，滿足后級多通道D/A單元差分時鐘的使用要求。
[0015]其中，所述2N路功分網(wǎng)絡(luò)滿足后級多通道D/A單元間有20dB以上的隔離度、且引入足夠小插入損耗的要求。
[0016]基于上述技術(shù)方案可知，本實用新型的高速并行D/A時鐘同步裝置可以把多通道寬帶信號產(chǎn)生系統(tǒng)的同步性只集中在射頻開關(guān)的通斷上，再通過配置外圍電路，將開關(guān)通斷瞬間的過渡時間(即開關(guān)的上升沿和下降沿)大幅壓縮，消除D/A轉(zhuǎn)換起始時刻時鐘抖動帶來的誤差影響，使得時鐘信號幅度在各通道內(nèi)得到一致的識別，實現(xiàn)多通道D/A單元的穩(wěn)定同步工作，具有良好的穩(wěn)定性和可靠性，可以從根本上解決多通道高速D/A工作時的同步性問題；另一方面利用射頻電路噪聲小的特性，完成高速時鐘信號從單端到差分的低噪聲轉(zhuǎn)換，可以滿足電路差分信號使用要求。
【附圖說明】
[0017]圖1是本實用新型的高速并行D/A時鐘同步裝置的結(jié)構(gòu)原理圖；
[0018]圖2是本實用新型的高速并行D/A時鐘同步裝置工作流程圖；
[0019]圖3是本實用新型的高速并行D/A時鐘同步裝置電路圖；
[0020]圖4是作為本實用新型一實施例的2GHz時鐘信號的波形圖，其中圖4(a)為2GHz時鐘信號只經(jīng)過射頻開關(guān)后的波形圖(初始工作時)，圖4(b)為該2GHz時鐘信號經(jīng)過本同步裝置后的波形圖(初始工作時)，圖4(c)為該2GHz時鐘信號經(jīng)過信號調(diào)理單元的調(diào)整后的波形圖(穩(wěn)定工作后)，圖4(d)為矢網(wǎng)測試的本同步裝置差分輸出端的幅度、相位關(guān)系圖。
【具體實施方式】
[0021]為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本實用新型作進(jìn)一步的詳細(xì)說明。
[0022]本實用新型公開了一種時鐘同步裝置，具有低抖動、低時偏的特性，通過配置外圍電路，大幅壓縮觸發(fā)初始時刻的不穩(wěn)定時間，有效克服時鐘抖動帶來的誤差影響，使得多路信號產(chǎn)生單元完全工作在同步狀態(tài)。
[0023]本實用新型的高速并行D/A時鐘同步裝置采用的技術(shù)方案是，通過配置信號調(diào)理單元電路，調(diào)節(jié)輸入時鐘信號的幅度電平，在開關(guān)單元導(dǎo)通前，把信號幅度提高至足以讓后級放大器飽和的程度，這樣放大器的飽和態(tài)提高了開關(guān)上升沿的陡峭度，使得觸發(fā)初始時刻的時鐘信號在各通道內(nèi)得到一致的識別，實現(xiàn)多路信號產(chǎn)生系統(tǒng)的同步；待電路穩(wěn)定工作后再調(diào)節(jié)信號調(diào)理單元使放大電路工作在線性區(qū)間，確保系統(tǒng)工作穩(wěn)定可靠。該同步裝置主要包含:
[0024]—兩路功分網(wǎng)絡(luò)，用以把D/A單元工作的時鐘信號等分成兩路輸出，一路給信號調(diào)理單元作為D/A的工作時鐘，另一路給FPGA輸入端的時鐘管理芯片，作為FPGA芯片的工作時鐘；
[0025]—信號調(diào)理單元，由壓控衰減電路構(gòu)成，輸入信號是經(jīng)兩路功分網(wǎng)絡(luò)功分后的D/A單元工作的時鐘信號；該信號調(diào)理單元由電壓控制電路增益，進(jìn)而調(diào)節(jié)高速時鐘信號的幅度大小，在開關(guān)控制信號來臨之前把信號幅度提高至后級放大單元飽和的程度，待狀態(tài)穩(wěn)定后再降低信號幅度，使后級放大單元工作在線性區(qū)間；
[0026]—開關(guān)單元，用以控制經(jīng)過信號調(diào)理單元幅度調(diào)節(jié)的D/A單元工作的時鐘信號的通斷，進(jìn)而控制D/A電路正常工作的起始和截止時刻；
[0027]—放大單元，用以在開關(guān)單元控制接通時把經(jīng)過信號調(diào)理單元幅度調(diào)節(jié)的D/A單元工作的時鐘信號幅度輸出到合適的電平，并在開關(guān)單元導(dǎo)通/截止瞬間飽和工作，提高開關(guān)電路上升沿/下降沿的陡峭度；
[0028]— 2N路功分網(wǎng)絡(luò)，用以把高速時鐘分成等幅2 XN路信號，同時完成單端至差分的轉(zhuǎn)換功能，即這些信號兩個一組、每組信號相位相差180°，滿足后級多通道D/A單元差分時鐘的使用要求；
[0029]—供電及控制單元，用以提供上述各單元電路所需的電源和控制信號。
[0030]其中，放大單元的輸出幅度需滿足后續(xù)多通道D/A單元正常工作的功率電平要求。
[0031]其中，2N路功分網(wǎng)絡(luò)需滿足通道間有20dB以上的隔離度、且引入足夠小插入損耗的要求。
[0032]該同步裝置的工作過程包含如下主要步驟:
[0033]系統(tǒng)上電后首先調(diào)整時鐘信號的輸出幅度，具體通過控制單元調(diào)低信號調(diào)理單元的控制電壓值，提高信號的輸出幅度至后級放大器飽和的程度；
[0034]多通道D/A單元接到系統(tǒng)指令開始工作；
[0035]延時一段時間(幾個時鐘周期)，提高信號調(diào)理單元的控制電壓，把時鐘信號的輸出幅度降至后級放大電路線性工作的區(qū)域內(nèi)；
[0036]放大單元輸出信號給2N路功分網(wǎng)絡(luò)，把高速時鐘分成等幅2XN路信號，同時完成差分轉(zhuǎn)換功能，即這些信號兩個一組、每組信號相位相差180°，滿足后級多通道D/A單元差分時鐘的使用要求；
[0037]判斷多通道D/A單元工作是否完成；
[0038]在多通道D/A單元的停止工作指令發(fā)出前，先把時鐘信號調(diào)理單元控制電壓值調(diào)低，即再次提高信號的輸出幅度到后級放大器飽和的程度；
[0039]多通道D/A單元接到系統(tǒng)指令停止工作，系統(tǒng)斷電。
[0040]以下以合成孔徑雷達(dá)(SAR)中自研