專利名稱：公共嵌入式高性能微處理系統(tǒng)模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及通信領(lǐng)域中的一種嵌入式微處理系統(tǒng)模塊，特別適用于作為通信網(wǎng)絡(luò)設(shè)備中的中心處理單元或接口處理單元等。
背景技術(shù)：
目前在通信網(wǎng)絡(luò)設(shè)備的研制過程中，其中心控制單元及接口處理單元大都選用微處理系統(tǒng)加以實現(xiàn)，因此通信及網(wǎng)絡(luò)設(shè)備的功能和性能都依賴于選用的微處理系統(tǒng)來實現(xiàn)。很多通信網(wǎng)絡(luò)設(shè)備的一些相關(guān)單元都是各自選用不同的微處理器，即使選用相同的處理器系統(tǒng)，也存在著各自獨(dú)立重復(fù)開發(fā)的現(xiàn)象。由于微處理器系統(tǒng)開發(fā)所用的周期長，投入人力多，耗費(fèi)資金多，使通信網(wǎng)絡(luò)設(shè)備的開發(fā)造成不必要的浪費(fèi)。

發(fā)明內(nèi)容
本實用新型所要解決的技術(shù)問題就是提供一種具有通用性能和擴(kuò)展性能的公共嵌入式微處理系統(tǒng)模塊，且本實用新型還具有集成度高、體積小、通用性和擴(kuò)展性好、價格低廉、維修方便、便于研制開發(fā)應(yīng)用等特點。
本實用新型所要解決的技術(shù)問題由下列技術(shù)方案實現(xiàn)本實用新型由通信處理模塊1、高速接插件2、以太網(wǎng)處理模塊3、串行接口電路4、存儲器模塊5、電源模塊6、調(diào)試接口7、主時鐘8、復(fù)位電路9、硬件初始化電路10組成。其中通信處理模塊1出入端1腳分別通過數(shù)據(jù)總線與高速接插件2出入1腳、硬件初始化電路10出入端1腳、存儲器模塊5出入端1腳并接，出端2、4、6腳分別通過地址總線、存儲器字節(jié)選擇總線和時序控制總線與高速接插件2入端2、4、6腳、存儲器模塊5入端2、3、4腳并接，出端46通過時鐘線與高速接插件2入端23腳、存儲器模塊5入端5腳并接，入端5腳通過中斷總線、出瑞3腳通過控制總線、出端21腳通過片選總線分別與高速接插件2出端5腳、入端3腳、13腳連接，入端8、10、24、26腳及出端7、9、23、25腳分別與高速接插件2出端16、18、20、22腳及入端15、17、19、21腳連接，出入端13至17、20、22腳分別通過數(shù)據(jù)總線與高速接插件2出入端7至12、14腳連接，入端18、19腳分別與硬件初始化電路10出端2、3腳連接，出端29至33腳及入端27、28腳分別與以太網(wǎng)處理模塊3入端3至7腳及出端1、2腳連接，入端34至36腳、出端37腳及出入端49、50腳分別與調(diào)試接口7出端1至3腳、入端4腳及出入端5、6腳連接，入端38、39、40腳分別串接電阻R1、R2、R3后與地端連接，入端41腳與電容C1、C2、C3一端并接、再串接電感L1后與電源模塊6出端+V電壓端連接，入端42腳與電容C3另一端連接，入端43腳與電容C1、C2另一端并接，入端44腳串接電阻R4后與主時鐘8出端3腳連接，入端47腳與復(fù)位電路9出端1腳連接，入端11腳及出端12腳分別與串行接口電路4出端1腳及入端2腳連接，主時鐘8入端1腳與電源模塊6出端+V電壓端連接、入端2腳接地端，電源模塊6出端+V電壓端與各部件電源入端連接。
本實用新型的目的還可以通過以下技術(shù)措施達(dá)到本實用新型以太網(wǎng)自理模塊3由以太網(wǎng)物理層處理器12、網(wǎng)絡(luò)時鐘13、變壓器14組成，其中以太網(wǎng)物理層處理器12出端1、2腳及入端3至7腳分別與通信處理模塊1入端27、28腳及出端29至33腳連接，入端8、9、10腳與硬件初始化電路10出端4、5、6腳連接，入端11、12腳并接地端，入端13腳與電源模塊6出端+V電壓端連接，入端14、15腳分別串接發(fā)光二極管LL1、LL2及電阻R5、R8后與電源模塊6出端+V電壓端連接，入端16腳串接電阻R6后接地端，入端17腳串接電阻R7后與網(wǎng)絡(luò)時鐘13出端1腳連接，出端18、19腳分別串接電阻R9、R10后與變壓器14入端1、2腳連接，入端20、21腳之間并接電阻R11后分別與變壓器14出端3、4腳連接，網(wǎng)絡(luò)時鐘13入端2腳接地端、入端3腳與電源模塊6出端+V電壓端連接，變壓器14入端5、6腳、出端7、8腳分別外接接口A、B、C、D端口連接。
本實用新型串行接口電路4由串行處理器15構(gòu)成，其中串行處理器15入端1腳串接電容C6后與入端2腳連接，入端3、6腳并接后再串接電容C4后與電源模塊6出端+V電壓端連接，入端4、7腳及出端5腳分別與通信處理模塊1出端11、48腳及入端12腳連接，入端8腳串接電容C7后與入端9腳連接，入端12腳串接電容C5與地端連接，出端10腳及入端11腳分別與外接接口E、F端口連接。
本實用新型硬件初始化電路10由總線隔離器16、快閃存儲器19構(gòu)成，其中總線隔離器16出入端1腳通過數(shù)據(jù)總線與通信處理模塊1出入端1腳連接，入端2腳與電阻排RP1入端1腳及并行開關(guān)SW1入端1腳并接；通信處理模塊1入端18腳與電阻排RP1入端6腳及并行開關(guān)SW1入端6腳并接，入端19腳與電阻排RP1入端7腳及并行開關(guān)SW1入端7腳并接，入端21腳與電阻排RP1入端24腳連接；以太網(wǎng)物理層處理器12入端8、9、10腳分別與電阻排RP1入端3、4、5腳及并行開關(guān)SW1入端3、4、5腳并接；快閃存儲器19入端5、6腳分別與電阻排RP1入端2、8腳及并行開關(guān)SW1入端2、8腳并接；電阻排RP1入端17至24腳與電源模塊6出端+V電壓端連接，并行開關(guān)SW1入端17至23腳與地端并接，總線隔離器16入端3至10腳分別與電阻排RP2入端1至8腳及并行開關(guān)SW2入端1至8腳并接，電阻排RP2入端17至24腳分別與電源模塊6出端+V電壓端并接，并行開關(guān)SW2入端17至24腳與地端并接。
本實用新型復(fù)位電路9由復(fù)位集成芯片17構(gòu)成，其中復(fù)位集成芯片17入端1腳分別與電阻R12一端、電容C10一端及復(fù)位開關(guān)K1一端并接，電阻R12另一端與電源模塊6出端+V電壓端并接，電容C10另一端及復(fù)位開關(guān)K1另一端并接地端，復(fù)位集成芯片17入端2、3腳接地端，復(fù)位集成芯片17出端4腳與電阻R13一端及通信處理模塊1入端47腳并接，電阻R13另一端與電容C8、C9一端并接后與電源模塊(6)出端+V電壓端并接，電容C8、C9另一端與地端連接。
本實用新型存儲器模塊5由同步動態(tài)隨機(jī)存儲器18、快閃存儲器19、總線驅(qū)動器20、時鐘驅(qū)動器21構(gòu)成，其中同步動態(tài)隨機(jī)存儲器18出入端1腳通過數(shù)據(jù)總線與總線驅(qū)動器20出入端3腳及快閃存儲器19出入端1腳并接，入端2、5、6腳通過數(shù)據(jù)總線與總線驅(qū)動器20出端4腳及快閃存儲器19入端2腳并接，入端3、4腳分別通過數(shù)據(jù)總線與通信處理模塊1出端4、6腳及快閃存儲器19入端3、4腳并接，入端7腳與通信處理模塊1出端21腳連接，總線驅(qū)動器20出入端1腳、入端2腳分別通過數(shù)據(jù)總線與通信處理模塊1出入端1腳、出端2腳連接，通信處理模塊1出端46腳串接時鐘驅(qū)動器21后與同步動態(tài)隨機(jī)存儲器18入端8腳連接，硬件初始化電路10出端11、12腳與快閃存儲器19入端5、6腳連接，同步動態(tài)隨機(jī)存儲器18、快閃存儲器19、總線驅(qū)動器20、時鐘驅(qū)動器21各入端9腳與電源模塊6出端+V電壓端連接、各入端10腳與地端連接。
本實用新型相比背景技術(shù)有如下優(yōu)點1.本實用新型由于采用通信處理模塊1，以及高速接插件2、以太網(wǎng)處理模塊3、串行接口電路4等電路，可以實現(xiàn)以太網(wǎng)協(xié)議的收發(fā)與處理，使設(shè)備具有良好通用性和擴(kuò)展性，能采用目前最先進(jìn)的實時多任務(wù)操作系統(tǒng)的板級支持包及其它低層程序，便于制作成嵌入式微處理系統(tǒng)模塊，加快新設(shè)備的研制周期。
2.本實用新型所有器件均采用表面貼裝的集成塊電路或阻容器件制作，因此設(shè)備集成度高，體積小，性能可靠，便于作為通用的嵌入式模塊使用。
3.本實用新型均采用市售通用的集成電路或元裝件制作，因此價格低廉，維修方便，便于批量生產(chǎn)。


圖1是本實用新型的電原理方框圖。
圖2是本實用新型以太網(wǎng)處理模塊3的電原理圖。
圖3是本實用新型串行接口電路4的電原理圖。
圖4是本實用新型硬件初始化電路10的電原理圖。
圖5是本實用新型復(fù)位電路9的電原理圖。
圖6是本實用新型存儲器模塊5的電原理圖。
具體實施方式
參照圖1至圖6，本實用新型由通信處理模塊1、高速接插件2、以太網(wǎng)處理模塊3、串行接口電路4、存儲器模塊5、電源模塊6、調(diào)試接口7、主時鐘8、復(fù)位電路9、硬件初始化電路10組成，各部件按圖1電原理方框圖連接線路。通信處理模塊1采用市售的MPC860型集成電路，內(nèi)部集成了32位中央處理器和專門用于通信處理的RISC型通信處理器，中央處理器和通信處理器兩者之間通過內(nèi)部的雙端口存儲器RAM進(jìn)行信息交互。以太網(wǎng)處理模塊3進(jìn)行以太網(wǎng)協(xié)議的收發(fā)，通信處理模塊1的入出端27至33腳完成和以太網(wǎng)處理模塊3的以太網(wǎng)協(xié)議的收發(fā)。通信處理模塊1的出入端7至10腳及23至26腳完成HDLC1、HDLC2通信協(xié)議的收發(fā)，串行接口電路4完成UART協(xié)議的收發(fā)。出入端22腳通過總線收發(fā)ATM信元。由內(nèi)部的RISC通信處理器完成通信數(shù)據(jù)的處理。通信處理模塊1出入端13至17腳與高速接插件2連接完成本實新型的資源擴(kuò)展。出端46腳輸出時鐘、出入端1腳數(shù)據(jù)總線、出端2腳地址總線、出端4腳存儲器寬度選擇總線、出端6腳中央處理器時序控制總線、出端3腳突發(fā)控制總線完成對存儲器模塊5的各類存儲器進(jìn)行擴(kuò)展，以滿足各種開發(fā)需求，出入端13至16腳與高速接插件2的各總線用于擴(kuò)展各類并行接口，出入端17腳與高速接插件2連接總線作PCMCIA接口。出入端20腳與高速接插件2連接總線用于中央微處理器仲裁控制，出端21腳與高速接插件2連接總線用于存儲器或外部設(shè)備的選擇，輸入端18、19腳與硬件初始化電路10連接用于對通信處理模塊1進(jìn)行模式選擇，輸入端47腳與復(fù)位電路9連接用于本實用新型的上電復(fù)位，輸入端44腳與主時鐘8提供的系統(tǒng)時鐘信號相連，輸入端41、42、43連接時鐘鎖相電路，輸入端39、40腳為連接配置線，輸入端34至36腳、出端37腳及出入端49、50腳與調(diào)試接口7連接用于接口配置、軟硬件復(fù)位信號的產(chǎn)生以及對系統(tǒng)的各種調(diào)試和程序的加載及修改。
本實用新型以太網(wǎng)處理模塊3作用完成以太網(wǎng)物理層的收發(fā)功能。它由以太網(wǎng)物理層處理器12、網(wǎng)絡(luò)時鐘13、變壓器14組成，圖2是以太網(wǎng)處理模塊3的電原理圖，實施例按圖2連接線路，電路中接口A、B、C、D端符合IEEE通信標(biāo)準(zhǔn)10BASE-T的建議規(guī)范，由線路接收的信號從A、B端口輸入經(jīng)過變壓器14變換成串行信號，由變壓器14出端3、4腳經(jīng)電阻R11匹配后輸入以太網(wǎng)物理層處理器12，以太網(wǎng)物理層處理器12由出端1、2腳串行通信接口輸入通信處理模塊1進(jìn)行MAC層處理。發(fā)送過程由通信處理模塊1輸出的通信信號輸入到以太網(wǎng)物理層處理器12入端4至7腳進(jìn)行以太網(wǎng)物理層處理，然后由其18、19腳經(jīng)電阻R9、R10匹配后輸入變壓器14，變壓器14把串行信號對變換成線路的發(fā)送信號，由出端口C、D輸出。以太網(wǎng)物理層處理器12入端8、9、10腳連接硬件初始化電路10其作用分別確定物理層的環(huán)回、SQE通信使能和全雙工通信使能，輸入端14、15腳控制發(fā)光二極管LL1、LL2用于線路的收發(fā)指示，輸入端16腳連接電阻R16用于電路的偏壓設(shè)置，輸入端17腳與網(wǎng)絡(luò)時鐘13連接提供以太網(wǎng)物理層處理器12時鐘信號。實施例網(wǎng)絡(luò)時鐘13采用市售輸出20MHz信號的集成晶振制作，以太網(wǎng)物理層處理器12采用市售LXT905型集成電路制作，變壓器14采用市售23Z467型集成變壓器制作。
本實用新型串行接口電路4其作用完成UART信號流處理，它由串行處理器15構(gòu)成，圖3是本實用新型串行接口電路4的電原理圖，實施例按圖3連接線路，線路接口F端輸入接收信號至串行處理器15入端11腳，串行處理器15對輸入信號進(jìn)行信號流處理，再由其出端5腳輸入通信處理模塊1完成UART協(xié)議處理。發(fā)送信號時，通信處理模塊1經(jīng)過UART協(xié)議處理的信號輸入串行處理器15入端4腳，串行處理器15對發(fā)送的數(shù)據(jù)流進(jìn)行接口處理后發(fā)送至外接端口E端輸出，實施例串行處理器15采用市售DS3202型串口集成電路制作。
本實用新型硬件初始化電路10作用是完成對通信處理模塊1的時鐘工作模式選擇及控制以太網(wǎng)物理層處理器12和快閃存儲器19的處理功能，它由總線隔離器16、快閃存儲器19構(gòu)成，圖4是本實用新型硬件初始化電路10的電原理圖，實施例按圖4連接線路，通信處理模塊1上電初始化的硬件配置字由總線隔離器16入端3至10腳輸入并接并行開關(guān)SW2、電阻排RP2進(jìn)行設(shè)置特定字，上電時由總線隔離器16出入端1腳將特定字送至數(shù)據(jù)總線到通信處理模塊1，總線隔離器16入端2腳連接電阻排RP1及并行開關(guān)SW1完成工作模式的選擇，快閃存儲器19作用是用來存儲操作系統(tǒng)內(nèi)核和應(yīng)用程序，實施例總線隔離器16采用市售LVT16245型的隔離器集成塊制作，快閃存儲器19采用市售TE28F320型的存儲器集成塊制作，并行開關(guān)SW1、SW2采用市售SOP8型并行開關(guān)制作，電阻排RP1、RP2采用市售RES1206型電阻排制作。
本實用新型復(fù)位電位電路9其作用完成整個設(shè)備上電復(fù)位和手動復(fù)位，它由復(fù)位集成芯片17構(gòu)成，圖5是本實用新型復(fù)位電路9的電原理圖，實施例按圖5連接線路。開關(guān)K1為手動復(fù)位開關(guān)，其手動復(fù)位信號輸入復(fù)位集成芯片17入端1腳，輸出復(fù)位信號由出端4腳輸入通信處理模塊1入端47腳，本身產(chǎn)生的上電復(fù)位信號能產(chǎn)生復(fù)位時間大于100毫秒的復(fù)位電平信號，實施例復(fù)位集成芯片17采用市售DS706型集成芯片制作，開關(guān)K1采用市售通用的按鍵式開關(guān)制作。
本實用新型存儲器模塊5其作用是用作通信處理模塊1微處理器的存儲系統(tǒng)，它由同步動態(tài)隨機(jī)存儲器18、快閃存儲器19、總線驅(qū)動器20、時鐘驅(qū)動器21構(gòu)成，圖6是本實用新型存儲器模塊5的電原理圖，實施例按圖6連接線路。同步動態(tài)隨機(jī)存儲器18作用是存儲各類數(shù)據(jù)，包括程序運(yùn)行所需的或產(chǎn)生的數(shù)據(jù)及通信處理所需或生成的各類協(xié)議數(shù)據(jù)單元?？扉W存儲器19用來存儲操作系統(tǒng)內(nèi)核和應(yīng)用程序。同步動態(tài)隨機(jī)存儲器18和快閃存儲器19與通信處理模塊1的接口通過總線驅(qū)動器20完成相互之間的接口驅(qū)動。通信處理模塊1的時鐘輸出端46腳經(jīng)時鐘驅(qū)動器21出端1腳向同步動態(tài)隨機(jī)存儲器18提供同步時鐘信號，硬件初始化電路10出端11、12腳分別控制快閃存儲器19的編程和片選方式。實施例同步動態(tài)隨機(jī)存儲器19采用市售SDRAM型存儲集成塊制作，快閃存儲器19采用市售TE28F320型存儲器制作，總線驅(qū)動20采用市售LVT16244型集成塊制作，時鐘驅(qū)動器21采用市售CY2309型集成塊制作。
本實用新型高速接插件2作用是用于設(shè)備的資源擴(kuò)展，同時該接插件與周圍的定位孔一起也起到固定作用，實施例采用市售一對140pin型的高速接插件引出。本實用新型電源模塊6作用是提供整個設(shè)備的直流電壓，實施例采用市售通用集成穩(wěn)壓直流電源塊制作，其輸出+V電壓為+3.3V，供電電流可達(dá)3A。本實用新型調(diào)試接口7其作用是用來對整個系統(tǒng)進(jìn)行各種性能的調(diào)試和程序的加載和修改，該調(diào)試接口可直接與仿真器連接完成調(diào)試功能，實施例采用市售BDM10型調(diào)試接口制作。實施例中本實用新型電路中采用的電阻R、電容C均采用市售通用元器件制作。
本實用新型簡要工作原理如下本實用新型是基于通信處理模塊1的強(qiáng)大的處理和存儲功能，借助于其豐富的接口和高速接插件2，可以完成多種通信協(xié)議的處理和通信控制功能。通信處理模塊1與存儲器模塊5是VXWORKS操作系統(tǒng)以及應(yīng)用程序存儲和運(yùn)行平臺，存儲器還可以存儲各種通信協(xié)議的協(xié)議數(shù)據(jù)單元，而且存儲器可以提供至少32M字節(jié)和8M字節(jié)的數(shù)據(jù)存儲區(qū)和程序存儲區(qū)。系統(tǒng)上電時，電源模塊6直接提供+V電壓，系統(tǒng)由復(fù)位電路9產(chǎn)生上電復(fù)位信號進(jìn)入通信處理模塊1使其進(jìn)入上電復(fù)位狀態(tài)，通信處理模塊1讀取硬件初始化電路單元10所設(shè)置的硬件配置字進(jìn)入某種工作模式，之后，讀取存儲器模塊5的啟動程序，根據(jù)程序代碼執(zhí)行各種操作。這些操作必須由主時鐘8提供系統(tǒng)時鐘。調(diào)試接口7只有在設(shè)備或程序調(diào)試時才使用。從以太網(wǎng)處理模塊3接收來的以太網(wǎng)協(xié)議數(shù)據(jù)經(jīng)通信處理模塊1處理就存儲在存儲器模塊5中，此時，通信處理器1可以對存儲器模塊5中的協(xié)議進(jìn)行分析和修改；要發(fā)送的以太網(wǎng)數(shù)據(jù)需經(jīng)過通信處理器1再發(fā)往以太網(wǎng)處理模塊3。UART協(xié)議的處理過程需經(jīng)過串行接口電路4，其操作過程與以太網(wǎng)處理過程類似。經(jīng)過高速接插件2該系統(tǒng)模塊不但可以直接擴(kuò)展諸如HDLC、TDMA、UTOPIR等通信接口，分別完成HDLC通信規(guī)程、G.703協(xié)議和ATM信元協(xié)議，而且，還可以直接擴(kuò)展PCMCIA卡和通用并行接口等。
本實用新型安裝結(jié)構(gòu)如下把本實用新型圖1至圖6中所有元器件按圖示連接線路，并采用微電子集成工藝安裝技術(shù)集成安裝在一塊長×寬為100×90毫米的印制板上，并把所有可擴(kuò)展資源通過一對高速接插件2引出，組裝成本實用新型。另外，可以向用戶提供基于目前最先進(jìn)的實時多任務(wù)操作系統(tǒng)VxWorks的板級支持包BSP及其他低層程序，可以使用戶直接進(jìn)行面向應(yīng)用的研制開發(fā)。
權(quán)利要求1.一種由通信處理模塊(1)、高速接插件(2)、電源模塊(6)、調(diào)試接口(7)、主時鐘(8)組成的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于還有以太網(wǎng)處理模塊(3)、串行接口電路(4)、存儲器模塊(5)、復(fù)位電路(9)、硬件初始化電路(10)組成，其中通信處理模塊(1)出入端1腳通過數(shù)據(jù)總線分別與高速接插件(2)出入1腳、硬件初始化電路(10)出入端1腳、存儲器模塊(5)出入端1腳并接，出端2、4、6腳分別通過地址總線、存儲器字節(jié)選擇總線和時序控制總線與高速接插件(2)入端2、4、6腳、存儲器模塊(5)入端2、3、4腳并接，出端46通過時鐘線與高速接插件(2)入端23腳、存儲器模塊(5)入端5腳并接，入端5腳通過中斷總線、出端3腳通過控制總線、出端21腳通過片選總線分別與高速接插件(2)出端5腳、入端3腳、13腳連接，入端8、10、24、26腳及出端7、9、23、25腳分別與高速接插件(2)出端16、18、20、22腳及入端15、17、19、21腳連接，出入端13至17、20、22腳分別通過數(shù)據(jù)總線與高速接插件(2)出入端7至12、14腳連接，入端18、19腳分別與硬件初始化電路(10)出端2、3腳連接，出端29至33腳及入端27、28腳分別與以太網(wǎng)處理模塊(3)入端3至7腳及出端1、2腳連接，入端34至36腳、出端37腳及出入端49、50腳分別與調(diào)試接口(7)出端1至3腳、入端4腳及出入端5、6腳連接，入端38、39、40腳分別串接電阻R1、R2、R3后與地端連接，入端41腳與電容C1、C2、C3一端并接、再串接電感L1后與電源模塊(6)出端+V電壓端連接，入端42腳與電容C3另一端連接，入端43腳與電容C1、C2另一端并接，入端44腳串接電阻R4后與主時鐘(8)出端3腳連接，入端47腳與復(fù)位電路(9)出端1腳連接，入端11腳及出端12腳分別與串行接口電路(4)出端1腳及入端2腳連接，主時鐘(8)入端1腳與電源模塊(6)出端+V電壓端連接、入端2腳接地端，電源模塊(6)出端+V電壓端與各部件電源入端連接。
2.根據(jù)權(quán)利要求書1所述的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于以太網(wǎng)處理模塊(3)由以太網(wǎng)物理層處理器(12)、網(wǎng)絡(luò)時鐘(13)、變壓器(14)組成，其中以太網(wǎng)物理層處理器(12)出端1、2腳及入端3至7腳分別與通信處理模塊(1)入端27、28腳及出端29至33腳連接，入端8、9、10腳與硬件初始化電路(10)出端4、5、6腳連接，入端11、12腳并接地端，入端13腳與電源模塊(6)出端+V電壓端連接，入端14、15腳分別串接發(fā)光二極管LL1、LL2及電阻R5、R8后與電源模塊(6)出端+V電壓端連接，入端16腳串接電阻R6后接地端，入端17腳串接電阻R7后與網(wǎng)絡(luò)時鐘(13)出端1腳連接，出端18、19腳分別串接電阻R9、R10后與變壓器(14)入端1、2腳連接，入端20、21腳之間并接電阻R11后分別與變壓器(14)出端3、4腳連接，網(wǎng)絡(luò)時鐘(13)入端2腳接地端、入端3腳與電源模塊(6)出端+V電壓端連接，變壓器(14)入端5、6腳、出端7、8腳分別外接接口A、B、C、D端口連接。
3.根據(jù)權(quán)利要求1或2所述的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于串行接口電路(4)由串行處理器(15)構(gòu)成，其中串行處理器(15)入端1腳串接電容C6后與入端2腳連接，入端3、6腳并接后再串接電容C4后與電源模塊(6)出端+V電壓端連接，入端4、7腳及出端5腳分別與通信處理模塊(1)出端11、48腳及入端12腳連接，入端8腳串接電容C7后與入端9腳連接，入端12腳串接電容C5與地端連接，出端10腳及入端11腳分別與外接接口E、F端口連接。
4.根據(jù)權(quán)利要求3所述的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于硬件初始化電路(10)由總線隔離器(16)、快閃存儲器(19)構(gòu)成，其中總線隔離器(16)出入端1腳通過數(shù)據(jù)總線與通信處理模塊(1)出入端1腳連接，入端2腳與電阻排RP1入端1腳及并行開關(guān)SW1入端1腳并接；通信處理模塊(1)入端18腳與電阻排RP1入端6腳及并行開關(guān)SW1入端6腳并接，入端19腳與電阻排RP1入端7腳及并行開關(guān)SW1入端7腳并接，入端21腳與電阻排RP1入端24腳連接；以太網(wǎng)物理層處理器(12)入端8、9、10腳分別與電阻排RP1入端3、4、5腳及并行開關(guān)SW1入端3、4、5腳并接；快閃存儲器(19)入端5、6腳分別與電阻排RP1入端2、8腳及并行開關(guān)SW1入端2、8腳并接；電阻排RP1入端17至24腳與電源模塊(6)出端+V電壓端連接，并行開關(guān)SW1入端17至23腳與地端并接，總線隔離器(16)入端3至10腳分別與電阻排RP2入端1至8腳及并行開關(guān)SW2入端1至8腳并接，電阻排RP2入端17至24腳分別與電源模塊(6)出端+V電壓端并接，并行開關(guān)SW2入
5.根據(jù)權(quán)利要求4所述的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于復(fù)位電路(9)由復(fù)位集成芯片(17)構(gòu)成，其中復(fù)位集成芯片(17)入端1腳分別與電阻R12一端、電容C10一端及復(fù)位開關(guān)K1一端并接，電阻R12另一端與電源模塊(6)出端+V電壓端并接，電容C10另一端及復(fù)位開關(guān)K1另一端并接地端，復(fù)位集成芯片(17)入端2、3腳接地端，復(fù)位集成芯片(17)出端4腳與電阻R13一端及通信處理模塊(1)入端47腳并接，電阻R13另一端與電容C8、C9一端并接后與電源模塊(6)出端+V壓端并接，電容C8、C9另一端與地端連接。
6.根據(jù)權(quán)利要求5所述的公共嵌入式高性能微處理系統(tǒng)模塊，其特征在于存儲器模塊(5)由同步動態(tài)隨機(jī)存儲器(18)、快閃存儲器(19)、總線驅(qū)動器(20)、時鐘驅(qū)動器(21)構(gòu)成，其中同步動態(tài)隨機(jī)存儲器(18)出入端1腳通過數(shù)據(jù)總線與總線驅(qū)動器(20)出入端3腳及快閃存儲器(19)出入端1腳并接，入端2、5、6腳通過數(shù)據(jù)總線與總線驅(qū)動器(20)出端4腳及快閃存儲器(19)入端2腳并接，入端3、4腳分別通過數(shù)據(jù)總線與通信處理模塊(1)出端4、6腳及快閃存儲器(19)入端3、4腳并接，入端7腳與通信處理模塊(1)出端21腳連接，總線驅(qū)動器20出入端1腳、入端2腳分別通過數(shù)據(jù)總線與通信處理模塊(1)出入端1腳、出端2腳連接，通信處理器模塊(1)出端46腳串接時鐘驅(qū)動器(21)后與同步動態(tài)隨機(jī)存儲器(18)入端8腳連接，硬件初始化電路(10)出端11、12腳與快閃存儲器(19)入端5、6腳連接，同步動態(tài)隨機(jī)存儲器(18)、快閃存儲器(19)、總線驅(qū)動器(20)、時鐘驅(qū)動器(21)各入端9腳與電源模塊(6)出端+V電壓端連接、各入端10腳與地端連接。
專利摘要本實用新型公開了一種公共嵌入式高性能微處理系統(tǒng)模塊,它涉及通信領(lǐng)域中的一種通信控制及處理模塊。它由通信處理模塊、以太網(wǎng)處理模塊、串行接口電路、調(diào)試接口、存儲器模塊、復(fù)位電路、高速接插件、硬件初始化電路、電源模塊、主時鐘等部件組成。通過相應(yīng)部件完成通信數(shù)據(jù)的處理和存儲,并且完成各種通信協(xié)議處理和接口控制及擴(kuò)展。它直接提供實時多任務(wù)操作的板級支持包及其它低層程序,用戶可以直接面向應(yīng)用研制開發(fā),它還具有通用性和擴(kuò)展性好,集成化程度高,體積小,價格低廉,便于研制開發(fā)和應(yīng)用等特點,可作為通信網(wǎng)絡(luò)設(shè)備中的中心處理模塊或接口處理模塊。
文檔編號G06F13/38GK2512032SQ0127504
公開日2002年9月18日 申請日期2001年11月26日 優(yōu)先權(quán)日2001年11月26日
發(fā)明者李吉良, 周三友, 陳劍波, 范淑艷, 劉素桃, 趙志遠(yuǎn), 王俊芳 申請人:信息產(chǎn)業(yè)部電子第五十四研究所