專利名稱：高速互連電路的測試方法及裝置的制作方法
技術(shù)領(lǐng)域：
本申請一般涉及通過擴(kuò)展IEEE1149.1 TAP和邊界掃描標(biāo)準(zhǔn)(JTAG)的指令集以及結(jié)構(gòu)來測試位于集成電路之間的高速DC和AC耦合的互連電路。
背景技術(shù)：
印刷電路板上集成電路之間的數(shù)字信號(hào)通信的帶寬正在不斷增加。為了能支持這一需求，正在開發(fā)新的較高速度的數(shù)字互連電路技術(shù)。傳統(tǒng)的JTAG(即，IEEE1149.1標(biāo)準(zhǔn))邊界掃描結(jié)構(gòu)限制其能夠測試這些較高速度的數(shù)字互連電路。
由于在JTAG結(jié)構(gòu)進(jìn)行互連電路測試方面的限制，從而限制了JTAG對集成電路之間的高速DC和AC耦合互連電路的測試。這些高速互連電路使用的增加要求擴(kuò)展了JTAG的范圍，以實(shí)現(xiàn)這些互連電路可靠測試。
AC外部測試工作組已經(jīng)完成了一些針對高速DC和AC耦合的互連電路或網(wǎng)絡(luò)的測試。
Lofstrom.Keith發(fā)表的論文“Early Capture for Boundary Scan TimingMeasurements”(1996年10月20-25日國際測試大會(huì)公報(bào)15.3第417-422頁)披露了采用IEEE1149.X標(biāo)準(zhǔn)的擴(kuò)展來測量模擬波形和延遲。擴(kuò)展捕獲是在Update-DR狀態(tài)中TMS下降沿采樣數(shù)據(jù)。

發(fā)明內(nèi)容
本發(fā)明提供了對JTAG指令集和結(jié)構(gòu)的擴(kuò)展，從而針對提供一種解決高速IC和IC之間互連電路的測試的方案。該方案保持了JTAG的基本操作，使得現(xiàn)有的指令和結(jié)構(gòu)操作不受本發(fā)明擴(kuò)展的影響。
在標(biāo)準(zhǔn)的JTAG指令集中增加了傳輸測試指令，以便于測試通過AC或DC耦合互連電路從一個(gè)器件的輸出到一個(gè)器件的輸入的信號(hào)傳輸。該指令在JTAG結(jié)構(gòu)中采用附加的時(shí)鐘信號(hào)和捕獲測試選通脈沖(CTS)。也可以使用常規(guī)的輸入和輸出邊界掃描單元。在測試訪問端口增加最少的附加電路。CTS選通脈沖使邊界掃描輸入單元能以比在JTAG協(xié)議的Update-DR狀態(tài)中產(chǎn)生的正常捕獲早得多地去捕獲數(shù)據(jù)。通過傳輸測試指令迫使在之后Update-DR狀態(tài)中將正常產(chǎn)生的數(shù)據(jù)的捕獲成為無操作的NO-OP狀態(tài)。這就防止了較早捕獲到的數(shù)據(jù)會(huì)被正常捕獲操作的數(shù)據(jù)所覆蓋。
衰減測試指令能夠測試通過AC耦合互連電路從一個(gè)器件的輸出到一個(gè)器件的輸入的信號(hào)傳輸?shù)乃p。衰減測試指令的工作相同于傳輸測試指令的工作，除了衰減測試指令允許在Update-DR狀態(tài)中數(shù)據(jù)的正常捕獲而不是強(qiáng)制的無操作的狀態(tài)?？梢圆捎贸Ｒ?guī)輸出的邊界掃描單元并且必須采用改進(jìn)的輸入邊界掃描單元。對傳輸測試指令的TAP可以作些增加。一個(gè)掃描的數(shù)據(jù)位以一個(gè)邏輯狀態(tài)來表示通過衰減測試的電路并以相反的邏輯狀態(tài)來表示未能通過測試。
周期測試指令能夠測試通過AC或DC耦合互連電路從一個(gè)器件的輸出到一個(gè)器件的輸入傳輸?shù)男盘?hào)周期。周期測試指令的操作使輸出邊界掃描單元能夠?qū)斎肫骷妮斎脒吔鐠呙鑶卧敵鼋蛔冃盘?hào)或翻轉(zhuǎn)信號(hào)。改進(jìn)輸出邊界掃描單元是必需的。衰減測試指令的輸入邊界掃描單元與附加電路一起使用。TAP也需要增加一些電路來滿足衰減測試指令的需求。


圖1是常規(guī)JTAG互連電路測試操作的框圖以及相關(guān)時(shí)序圖。
圖2是常規(guī)JTAG互連電路測試操作的第一示范限制的框圖以及相關(guān)時(shí)序圖。
圖2A是常規(guī)JTAG互連電路測試操作的第二示范限制的框圖以及相關(guān)時(shí)序圖。
圖3是根據(jù)本發(fā)明DC互連電路傳輸測試操作的框圖以及時(shí)序圖。
圖4是根據(jù)本發(fā)明AC互連電路傳輸測試操作的框圖以及時(shí)序圖。
圖5是集成電路的基本JTAG結(jié)構(gòu)的框圖。
圖6是改進(jìn)基本JTAG結(jié)構(gòu)使之允許本發(fā)明的傳輸測試指令的框圖。
圖7是本發(fā)明傳輸測試指令的時(shí)序圖。
圖8A是本發(fā)明延遲電路第一實(shí)現(xiàn)例的框圖。
圖8B是本發(fā)明延遲電路第二實(shí)現(xiàn)例的框圖。
圖8C是本發(fā)明延遲電路第三實(shí)現(xiàn)例的框圖。
圖8D是本發(fā)明延遲電路第三實(shí)現(xiàn)例的框圖。
圖8E是圖8D所說明的延遲電路細(xì)粗延遲編程的時(shí)序圖。
圖9是常規(guī)的JTAG TAP控制器狀態(tài)圖。
圖10是指示在常規(guī)JTAG TAP圖的某些狀態(tài)中傳輸測試指令所提供變化的狀態(tài)圖。
圖11是適用于在Shift-DR和Capture-DR的TAP狀態(tài)中產(chǎn)生Clock-DR信號(hào)的常規(guī)TAP Clock-DR選通電路的框圖以及簡化的真值表。
圖12是為了能支持本發(fā)明傳輸測試指令而改進(jìn)的常規(guī)TAP Clock-DR選通電路的框圖。
圖13是為了能支持本發(fā)明傳輸測試而對TAP增加的Update-DR狀態(tài)檢測電路的框圖。
圖14是根據(jù)本發(fā)明AC互連電路衰減測試操作的框圖以及時(shí)序圖。
圖15是為了能允許本發(fā)明的衰減測試指令對基本JTAG結(jié)構(gòu)改進(jìn)的框圖。
圖16是本發(fā)明衰減測試指令的時(shí)序圖。
圖17是在常規(guī)JTAG TAP圖的某些狀態(tài)中衰減測試指令影響的流程圖。
圖18A是對“完全”輸入邊界掃描單元作改進(jìn)使之能執(zhí)行本發(fā)明的衰減測試指令的框圖。
圖18B是對“只觀察”輸入邊界掃描單元作改進(jìn)使之能執(zhí)行本發(fā)明的衰減測試指令的框圖。
圖18C是用于圖18A和圖18B框圖電路的框圖。
圖19是衰減測試指令的第一操作例的框圖。
圖20是衰減測試指令的第二操作例的框圖。
圖21是衰減測試指令的第三操作例的框圖。
圖22是根據(jù)本發(fā)明AC互連電路周期測試操作的框圖以及相應(yīng)的時(shí)序圖。
圖23是對基本JTAG結(jié)構(gòu)作改進(jìn)使之提供本發(fā)明周期測試指令的框圖。
圖24A是周期測試指令在緊接著Update-IR狀態(tài)之后的Run Test/Idle狀態(tài)中執(zhí)行時(shí)操作的時(shí)序圖例。
圖24B是周期測試指令在緊接著Update-DR狀態(tài)之后執(zhí)行Run Test/Idle狀態(tài)的操作的時(shí)序圖的例子。
圖24C是通過掃描輸入和更新另一指令來終止周期測試指令的時(shí)序圖例。
圖25是在常規(guī)JTAG TAP圖的某些狀態(tài)中周期測試指令影響的流程圖。
圖26A是為了支持本發(fā)明的傳輸和周期測試指令而對TAP所增加的檢測RunTest/Idle和Update-DR狀態(tài)的電路框圖。
圖26B是為了支持本發(fā)明的周期測試指令而對TAP所增加用于Capture-DR狀態(tài)檢測電路的框圖。
圖27A是對“完全”輸入邊界掃描單元作改進(jìn)使之能執(zhí)行本發(fā)明的周期測試指令的框圖。
圖27B是對“只觀察”輸入邊界掃描單元作改進(jìn)使之能執(zhí)行本發(fā)明的周期測試指令的框圖。
圖27C是用于圖27A和圖27B框圖電路的框圖。
圖28是對輸出邊界掃描單元作改進(jìn)使之能執(zhí)行本發(fā)明的周期測試指令的框圖。
圖29是采用本發(fā)明的傳輸，衰減以及周期測試指令的描述為可測試的集成電路之間示范差分AC耦合互連電路的框圖。
圖30是在常規(guī)的1149.1測試域和包括本發(fā)明的傳輸和衰減測試指令的擴(kuò)展1149.1測試域之間的AC耦合互連電路測試的框圖。
具體實(shí)施例方式
圖1說明了采用現(xiàn)有JTAG標(biāo)準(zhǔn)來測試DC互連電路103。DC互連電路103包括終端元件(即，下拉電阻106)。在DC互連電路中也有可能采用許多其他端口元件的配置。在功能模式中，來自核心電路的功能信號(hào)是從第一IC輸出的，它通過第一IC的JTAG邊界掃描單元101并通過第一IC的輸出緩沖器104。功能信號(hào)通過外部DC互連電路103并經(jīng)過第二IC的輸入緩沖器105和JTAG邊界掃描單元102傳輸?shù)降诙蘒C的功能性核心電路的輸入。
JTAG邊界單元在功能模式中是透明的，它是通過向第一和第二IC的JTAG結(jié)構(gòu)的指令寄存器(IR)加載旁路指令來完成的。然而，當(dāng)外部測試(Extest)指令被加載到JTAG結(jié)構(gòu)的指令寄存器(IR)時(shí)，邊界單元便受JTAG測試訪問端口(TAP)和指令寄存器(IR)的控制，進(jìn)行獨(dú)立于IC核心電路的操作以允許DC互連電路的測試。JTAG結(jié)構(gòu)中的外部測試指令及其操作都是眾所周知的，且在IEEE1149.1標(biāo)準(zhǔn)文件中有詳細(xì)描述。
圖1所提供的時(shí)序圖是用于說明在DC互連電路103中所發(fā)生的JTAG外部測試指令(Extest)操作的操作。該時(shí)序圖表示了在測試時(shí)鐘(TCK)的上升沿JTAGTAP控制器的狀態(tài)轉(zhuǎn)移。TAP控制器的操作是眾所周知的，且在IEEE1149.1標(biāo)準(zhǔn)文件中提供了詳細(xì)描述。
在時(shí)序圖中，可見Extest操作所包括步驟有在Shift-DR(SDR)TAP狀態(tài)中移位數(shù)據(jù)，接著在Update-DR(UDR)TAP狀態(tài)中的更新數(shù)據(jù)，隨后在轉(zhuǎn)換到Shif-DR(SDR)TAP狀態(tài)的Capture-DR(CDR)TAP狀態(tài)的結(jié)束時(shí)捕獲數(shù)據(jù)。正如圖中所示，在Update-DR狀態(tài)的TCK的下降沿更新來自邊界單元101的數(shù)據(jù)，并在Capture-DR狀態(tài)結(jié)束時(shí)的TCK的上升沿捕獲在邊界單元102中的數(shù)據(jù)。更新和捕獲操作間隔2.5TCK周期。這種間隔不會(huì)對Extest操作產(chǎn)生影響，因?yàn)槌藛卧?02的捕獲操作之外在單元102的輸入(IN’)保持著由單元101輸出(OUT’)所更新和驅(qū)動(dòng)的數(shù)據(jù)數(shù)值。
于是，Extest指令采用通過DC互連電路的數(shù)據(jù)數(shù)值來測試該電路的結(jié)構(gòu)是否正確。然而，2.5TCK的間隔不考慮對DC互連電路的延遲測試(即，測試在如此短的時(shí)間里將單元101所更新的信號(hào)捕獲到單元102中)。
圖2說明了采用AC互連電路108來替代圖1的DC互連電路103的例子。如同DC互連電路103一樣，AC互連電路108包括電阻性終端元件106，以及串連于緩沖器104輸出(OUT)和緩沖器105輸入(IN)之間的電容器107。電容器107用于阻斷通過互連電路傳輸信號(hào)中的DC分量而傳遞通過互連電路傳輸?shù)男盘?hào)中的AC分量。正如DC互連電路103所舉例一樣，AC互連電路可有許多其它類型的電阻性終端元件的連接方式。
圖2的時(shí)序圖可用于表示測試圖2的AC互連電路108時(shí)Extest指令所具有的問題。如同圖1所示的時(shí)序例子，在Shift-DR TAP狀態(tài)中移位數(shù)據(jù)，接著在Update-DR TAP狀態(tài)的中間更新數(shù)據(jù)，隨后在CaptureDR狀態(tài)結(jié)束時(shí)捕獲數(shù)據(jù)。在該例中，更新了邏輯1且在Update-DR狀態(tài)的TCK下降沿從單元101輸出(OUT’)以驅(qū)動(dòng)單元102的輸入(IN’)。然而，AC互連電路中的RC網(wǎng)絡(luò)在被單元101輸出的邏輯1充電之后，便開始在下拉電阻器106從電容器107向地放電時(shí)開始放電。經(jīng)過5個(gè)RC時(shí)間常數(shù)之后，緩沖器105的輸入(IN)所呈現(xiàn)的電壓接近于地電位。如圖2的時(shí)序圖所示，假定在2.5個(gè)TCK周期中產(chǎn)生5RC時(shí)間常數(shù)。于是，對單元102的輸入(IN’)而言，將在更新數(shù)據(jù)之后被驅(qū)動(dòng)為邏輯1的同時(shí)，在捕獲操作產(chǎn)生的2.5TCK之后的時(shí)間內(nèi)被驅(qū)動(dòng)為邏輯0。
圖2A說明了采用下拉元件202防止使用更新后的邏輯0信號(hào)測試的AC互連電路201，其原因類似于圖2所示具有防止利用更新的邏輯1測試信號(hào)測試的下拉元件106的AC互連電路。其原因是，AC互連電路在捕獲操作之前從驅(qū)動(dòng)邏輯0狀態(tài)變成為驅(qū)動(dòng)邏輯1狀態(tài)可以在邏輯0更新操作之后的2.5TCK時(shí)發(fā)生。
從上述的討論中可以得知，具有小的RC時(shí)間常數(shù)的AC互連電路對JTAGExtest指令操作可描述為不可測試的。該問題是已知的，且已在IEEE標(biāo)P1149.6準(zhǔn)中研究了一些解決方案(見參考文件1)。IEEE1149.6的一些解決方案需要在JTAG結(jié)構(gòu)的邊界單元中增加相當(dāng)多的電路。本發(fā)明所提出的解決方案試圖不需要對JTAG結(jié)構(gòu)的邊界單元增加太多(即便要)的電路來解決上述問題。本發(fā)明的解決方案也不需要對外部JTAG測試總線作任何特殊的處理，正如Lofstrom文章所需要的那樣。
本發(fā)明的解決方案是基于對JTAG指令集增加三個(gè)新的測試指令的使用傳輸測試指令，衰減測試指令，以及周期測試指令。這些所增加的指令能夠使用外部JTAG測試總線的正常操作來執(zhí)行。
傳輸測試指令的描述傳輸測試指令能夠測試從一個(gè)器件的輸出通過AC或DC耦合互連電路到一個(gè)器件輸入的信號(hào)傳輸。盡管本發(fā)明所討論的器件如在基片上的集成電路所示的，應(yīng)該理解，該器件也可以是在集成電路中的子電路核心。
圖3說明了利用傳輸測試指令測試的DC互連電路103。該傳輸測試指令并不需要對JTAG結(jié)構(gòu)的輸出邊界單元101或輸入邊界單元102增加任何附加電路，即可以使用常規(guī)的輸入和輸出單元。傳輸測試指令在JTAG結(jié)構(gòu)中使用了附加的時(shí)鐘信號(hào)，在圖3的時(shí)序圖中稱之為捕獲測試選通脈沖(CTS)。
正如在圖3的時(shí)序圖中所看到的，傳輸測試指令以圖1中Extest指令相同的方式來操作輸出單元101，即，在Shift-DR中把數(shù)據(jù)移到輸出單元并在Update-DR周期中將其從輸出單元更新。但是，傳輸測試指令確實(shí)改變控制輸入單元102的方式。
正如在圖3的時(shí)序圖中所看到的，所顯示的新捕獲測試選通脈沖(CTS)信號(hào)在來自輸出單元101的數(shù)據(jù)更新之后馬上在時(shí)間窗口內(nèi)變成能主動(dòng)控制輸入單元102。于是，CTS選通脈沖使得輸入單元102能以比正常捕獲早得多的方式捕獲數(shù)據(jù)，而正常捕獲是在Capture-DR狀態(tài)結(jié)束時(shí)才發(fā)生。此外，在Capture-DR狀態(tài)中發(fā)生的正常捕獲被傳輸測試指令強(qiáng)制為傳輸測試指令周期中的無操作(NO-OP)，從而防止正常捕獲操作覆蓋CTS信號(hào)所捕獲數(shù)據(jù)的。
圖4說明了利用傳輸測試指令測試的AC互連電路108。同樣，如同在圖4的時(shí)序圖中所看到的，所顯示的新的捕獲測試選通脈沖(CTS)信號(hào)在輸出單元101的數(shù)據(jù)更新之后馬上在時(shí)間窗口內(nèi)變成能主動(dòng)把數(shù)據(jù)捕獲到輸入單元102中。于是，捕獲測試選通脈沖(CTS)提供了在所傳輸信號(hào)通過RC網(wǎng)絡(luò)對地電位放電之前捕獲它的能力。同樣，傳輸測試指令禁止在更新之后的2.5TCK發(fā)生的正常JTAG捕獲操作(即，導(dǎo)致NO-OP TAP狀態(tài))，以防止覆蓋CTS信號(hào)所捕獲的數(shù)據(jù)。
在圖3和圖4中都能看到傳輸測試指令提供測試高速互連電路的方法。該方法基于在正常JTAG更新操作發(fā)生之后馬上在時(shí)間窗口內(nèi)提供CTS時(shí)鐘。以下圖5至圖13的描述將顯示如何擴(kuò)展JTAG結(jié)構(gòu)使之包括CTS時(shí)鐘的例子。
圖5說明了常規(guī)JTAG結(jié)構(gòu)(不包括旁路寄存器)，它包括TAP控制器501，指令寄存器502，和邊界寄存器503。邊界寄存器與輸入和輸出緩沖器504和505相連接。邊界寄存器包含邊界單元，它可以是只觀察單元506或觀察和控制單元507。IN/IN’和OUT/OUT’標(biāo)記的約定可映射在原先的例子中。在JTAG的Extest的操作中，TAP對邊界寄存器503輸出Clock-DR，Update-DR，以及Shift-DR信號(hào)，從而考慮先前與圖1和圖2所示的相關(guān)例子所提及的移位，更新，以及捕獲步驟。
圖6說明了將圖5的JTAG結(jié)構(gòu)作支持傳輸測試指令的改進(jìn)。該改進(jìn)包括增加CTS時(shí)鐘發(fā)生電路以及改變指令寄存器602和TAP 601。指令寄存器602從常規(guī)的指令寄存器改進(jìn)，它包括識(shí)別傳輸測試指令的能力。當(dāng)將傳輸測試指令加載到指令寄存器時(shí)，從指令寄存器在控制總線606上輸出新的控制信號(hào)?？刂瓶偩€606將這些控制信號(hào)傳輸至CTS時(shí)鐘發(fā)生電路和TAP 601。
CTS時(shí)鐘發(fā)生電路包括用于延遲TCK(DTCK)信號(hào)延遲形式的延遲電路603，用于選通DTCK信號(hào)以產(chǎn)生CTS信號(hào)的門電路604，以及用于選通CTS信號(hào)以通過ClockDR’輸入(該信號(hào)將產(chǎn)生上文中所提及的較早的捕獲選通脈沖)來驅(qū)動(dòng)邊界寄存器503的門電路605。門電路605也允許Clock-DR TAP狀態(tài)信號(hào)能依舊驅(qū)動(dòng)邊界寄存器的Clock-DR’輸入。
當(dāng)傳輸測試指令被加載到指令寄存器時(shí)，只要TAP處于Update-DR狀態(tài)，來自總線606的捕獲測試選通脈沖使能(CTSENA)信號(hào)就會(huì)將DTCK信號(hào)選通為CTS信號(hào)。為了表示TAP處于Update-DR狀態(tài)，將Update-DR狀態(tài)輸出信號(hào)添加到TAP 601并輸入到門控電路604。能表示TAP處于Update-DR狀態(tài)而對TAP增加的電路如圖13所示。為了使在Capture-DR狀態(tài)中所產(chǎn)生的常規(guī)捕獲操作強(qiáng)制成圖3和圖4中所示的No-Op狀態(tài)，在傳輸測試指令是當(dāng)前指令的時(shí)候?qū)碜钥刂瓶偩€606的捕獲信號(hào)輸入到TAP。以下對于圖11和圖12描述捕獲信號(hào)以及所需要的附加TAP電路。
圖7說明了在傳輸測試指令中的時(shí)序。只要TAP進(jìn)入U(xiǎn)pdate-DR狀態(tài)，Update-DR狀態(tài)指示器701就變高，同時(shí)CTSENA信號(hào)將DTCK選通為CTS。在Update-DR狀態(tài)TCK的下降沿，會(huì)產(chǎn)生常規(guī)的Update-DR時(shí)鐘702使得圖3和圖4的輸出邊界單元101向DC/AC互連電路輸出數(shù)據(jù)。緊接著Update-DR時(shí)鐘，DTCK信號(hào)引起產(chǎn)生CTS時(shí)鐘703。Update-DR時(shí)鐘702的上升沿和CTS時(shí)鐘的上升沿之間的時(shí)間確定了圖3和圖4的捕獲測試選通脈沖的窗口。
圖8A至8D說明了延遲電路603的各種例子。圖8A說明了提供固定DTCK延遲的延遲電路603。圖8B說明了可利用JTAG數(shù)據(jù)寄存器掃描操作編程為對數(shù)據(jù)寄存器的加載來提供可編程的DTCK的延遲的延遲電路603。圖8C說明了利用JTAG指令掃描操作的可編程延遲電路603，它通過對指令寄存器的操作來提供可編程的DTCK的延遲。在圖8B和8C中，每個(gè)可選擇的延遲電路0-3遞增移位圖7中CTS的上升沿，使之在時(shí)間遠(yuǎn)離圖7中Update-DR的上升沿，從而允許根據(jù)測試指定的DC/AC互連電路的需要來調(diào)整CTS捕獲的位置。
圖8D說明了包括粗和細(xì)的CTS延遲調(diào)整的延遲電路603，它能對圖3和圖4所示的捕獲測試選通脈沖窗口內(nèi)CTS捕獲點(diǎn)位置提供更好的控制。正如圖8E的時(shí)序圖所示，粗延遲調(diào)整可以通過JTAG的掃描操作來編程，以提供對于TCK的CTS捕獲點(diǎn)(上升沿)的粗設(shè)置。此外，也可以相似地編程細(xì)延遲調(diào)整，以提供在任何粗設(shè)置捕獲點(diǎn)中的CTS捕獲點(diǎn)的細(xì)設(shè)置?？梢蕴峁╊愃朴趫D8D所示的更具魯棒性的延遲調(diào)整電路603，以考慮在一些擴(kuò)展DC/AC互連電路上進(jìn)行的傳輸測試操作，作為用于在底板環(huán)境中將主板連接一起的例子。
圖9說明了常規(guī)JTAG/1149.1標(biāo)準(zhǔn)TAP控制器的狀態(tài)圖，這在現(xiàn)有的技術(shù)中使眾所周知的。
圖10說明了將適用于傳輸測試指令的TAP控制器狀態(tài)圖的行為改進(jìn)成能實(shí)現(xiàn)在圖3，4和7中所描述的傳輸測試控制。當(dāng)將傳輸測試指令被加載到指令寄存器時(shí)，從總線606輸入到TAP 601中的控制會(huì)使得圖9中TAP的常規(guī)Capture-DR狀態(tài)操作為圖10中TAP的無操作(No-Op)狀態(tài)，即，禁止在Capture-DR狀態(tài)中常規(guī)執(zhí)行的捕獲操作。這就實(shí)現(xiàn)了圖3和圖4時(shí)序圖中所示的No-Op的功能，正如以上所提到的，防止在CTS窗口內(nèi)覆蓋所捕獲到的數(shù)據(jù)。
另外，當(dāng)傳輸測試指令被加載到指令寄存器時(shí)，從總線606輸入到CTS時(shí)鐘發(fā)生電路(CTSENA)的控制以及從TAP 601輸出的Update-DR狀態(tài)指示器的信號(hào)使得當(dāng)TAP 601處于Update-DR狀態(tài)時(shí)產(chǎn)生CTS時(shí)鐘輸出。在圖10的Update-DR狀態(tài)所執(zhí)行的更新操作與圖9中所執(zhí)行的常規(guī)更新操作是相同的。圖10的Update&Capture狀態(tài)和圖9的Update-DR狀態(tài)之間的差異是Update&Capture狀態(tài)除了常規(guī)的更新操作之外還能進(jìn)行捕獲操作。這就使得在圖3和圖4時(shí)序圖的CTS窗口內(nèi)CTS時(shí)鐘能有效，正如以上所提及的，它使得在更新來自輸出單元101的數(shù)據(jù)之后能馬上將數(shù)據(jù)捕獲到輸入單元102。
圖11說明了IEEE標(biāo)準(zhǔn)1149.1-1990的1993年版中圖5.5所標(biāo)注的NAND門電路1101，它用于產(chǎn)生常規(guī)的Clock-DR TAP輸出信號(hào)。同樣也提供了簡化的真值表，這不是來自于1149.1標(biāo)準(zhǔn)的，它只是用于說明如何在Shift-DR(DCBA＝0010)和Capture-DR(DCBA＝0110)狀態(tài)中使能NAND門電路1101，以允許TCK信號(hào)來驅(qū)動(dòng)Clock-DR信號(hào)。該真值表表示在TAP處于Shift-DR或Update-DR狀態(tài)時(shí)，NAND門電路1101接收相應(yīng)的ABD狀態(tài)輸入，從而允許TCK通過門電路來驅(qū)動(dòng)門電路的Clock-DR輸出。所有的其它TAP狀態(tài)勢門電路關(guān)閉或阻斷TCK以防止驅(qū)動(dòng)Clock-DR輸出。
圖12說明了一種改進(jìn)圖11所示的Clock-DR NAND門電路1101的較佳方式，以便于能滿足當(dāng)傳輸測試指令加載到指令寄存器時(shí)門斷Capture-DR狀態(tài)的Clock-DR TAP輸出信號(hào)(即，提供圖3和圖4中的No-Op狀態(tài))的需求。正如圖12所示，5輸入端的NAND門電路1201取代了圖11的4輸入端的NAND門電路1101。同樣，還增加了2輸入端的NAND門電路1202。2輸入端的NAND門電路1202輸入來自指令寄存器總線606的C TAP狀態(tài)信號(hào)和捕獲控制信號(hào)。
當(dāng)將傳輸測試指令加載到指令寄存器時(shí)，Capture信號(hào)就被設(shè)定為高，從而允許C TAP狀態(tài)能輸入到NAND門電路1201。將C TAP狀態(tài)輸入到NAND門電路1201會(huì)使得NAND門電路1201在Shift-DR狀態(tài)中將TCK傳遞到Clock-DR，但在Capture-DR狀態(tài)中阻止TCK傳遞到Clock-DR(見傳輸測試，Capture＝1的真值表)。這就提供了在圖3和圖4的時(shí)序圖中所示的No-Op狀態(tài)。當(dāng)常規(guī)的JTAGExtest指令加載到指令寄存器時(shí)，Capture信號(hào)就將設(shè)定為低，以防止C TAP狀態(tài)參與門電路1201 TAP狀態(tài)的選通操作。于是，在Capture為低的時(shí)期，NAND門電路1201在Shift-DR和Capture-DR狀態(tài)中實(shí)現(xiàn)將TCK傳遞到Clock-DR，與圖11中的NAND門電路1101的功能相同(見Extest，Capture＝0的真值表)。
圖13說明了添加到TAP 601的門電路1301，以顯示TAP 601是否處于Update-DR狀態(tài)(DCBA＝0101)的時(shí)期。當(dāng)處于Update-DR狀態(tài)時(shí)，門電路1301就在Update-DR狀態(tài)信號(hào)輸出為高，正如圖6所示，該信號(hào)輸入到門電路604，與CTSENA信號(hào)一起參與將DTCK信號(hào)選通為CTS信號(hào)。
衰減測試指令的描述衰減測試指令能夠測試從一個(gè)器件的輸出通過AC耦合互連電路到一個(gè)器件的輸入所傳輸信號(hào)的衰減。
圖14說明了利用衰減測試指令測試的AC互連電路108。在圖14的時(shí)序圖中，衰減測試指令的操作與圖3和圖4的傳輸測試指令的時(shí)序圖相同，除了衰減測試指令允許在Capture-DR狀態(tài)結(jié)束時(shí)進(jìn)行正常捕獲操作，而不是在傳輸測試指令中所發(fā)生的強(qiáng)制為No-Op狀態(tài)的操作。衰減測試指令不需要對常規(guī)的輸出邊界單元101作任何改動(dòng)，但是它需要對常規(guī)的輸入邊界單元102作些改進(jìn)。輸入單元1401表示了改進(jìn)后的輸入單元102。衰減測試指令可直接再利用大部分先前討論JTAG電路的添加以及傳輸測試指令所需的改進(jìn)。
在圖14的時(shí)序圖中，正如先前所討論的那樣，在Update-DR(UDR)狀態(tài)的TCK下降沿由輸出單元101所更新的數(shù)據(jù)在CTS窗口被捕獲到輸入單元102。然而，不同于上述討論的是，第二次數(shù)據(jù)捕獲的操作發(fā)生在Capture-DR(CDR)狀態(tài)結(jié)束時(shí)的TCK上升沿(在更新的TCK下降沿后的2.5個(gè)TCK)。
從上述的討論中可以看到，衰減測試指令所提供測試步驟包括(1)將(更新的)信號(hào)施加到AC網(wǎng)絡(luò)的輸入，(2)在AC網(wǎng)絡(luò)的輸出進(jìn)行第一次觀察(捕獲)以確定AC網(wǎng)絡(luò)對所施加信號(hào)的瞬態(tài)響應(yīng)，以及(3)在AC網(wǎng)絡(luò)的輸出進(jìn)行的二次觀察(捕獲)以確定AC網(wǎng)絡(luò)對所施加信號(hào)的穩(wěn)態(tài)響應(yīng)。
在圖14的時(shí)序圖中，假定2.5個(gè)TCK周期時(shí)間足以使AC互連電路能達(dá)到第二次觀察(捕獲)的穩(wěn)態(tài)，即，2.5個(gè)TCK周期的時(shí)間超過5RC時(shí)間常數(shù)的時(shí)間。然而，如果2.5個(gè)TCK不足以使AC網(wǎng)絡(luò)達(dá)到穩(wěn)態(tài)，則TAP可以轉(zhuǎn)換為RunTest/Idle狀態(tài)(如圖9)來增加更多TCK周期，或可以降低TCK的頻率來提供更長的TCK周期。
圖15說明了對圖5的JTAG結(jié)構(gòu)的改進(jìn)以實(shí)現(xiàn)衰減測試指令。通過比較圖6和圖15的結(jié)構(gòu)可以發(fā)現(xiàn)，衰減測試指令大多數(shù)修改都是由傳輸測試指令提供的。
傳輸測試指令結(jié)構(gòu)和衰減測試指令結(jié)構(gòu)之間的差異包括(1)所設(shè)計(jì)的指令寄存器1503能識(shí)別衰減測試指令，且加載衰減測試指令時(shí)能在總線606上輸出新的測試(Test)信號(hào)1501，(2)測試信號(hào)1501輸入到邊界寄存器1502的輸入邊界單元1401，以及(3)圖12從總線606到TAP601的捕獲(Capture)信號(hào)設(shè)定為低，以強(qiáng)制執(zhí)行圖12的“Extest，Capture＝0”真值表中所示的操作(即，正常捕獲操作發(fā)生在Capture-DR狀態(tài)時(shí))。
圖16說明了衰減測試指令操作的時(shí)序圖。正如所看到的，在Update-DR狀態(tài)中，更新(Update)1601發(fā)生不久緊隨著第一次捕獲(Capture1)1602。在Update1601之后的等于或大于2.5TCK的Capture-DR狀態(tài)中發(fā)生第二次捕獲(Capture2)1603。時(shí)間分隔符1604表示TAP可以通過Select-DR從Update-DR直接進(jìn)入Capture-DR狀態(tài)(見TAP狀態(tài)圖)，或通過Select-DR從Update-DR到Run Test/Idle，然后再到Capture-DR，以對AC網(wǎng)絡(luò)提供更多的TCK周期使其能達(dá)到上述所討論的穩(wěn)態(tài)。正如所能看到的那樣，圖16的衰減測試時(shí)序圖與圖7的傳輸測試時(shí)序圖相同，除了在圖16中發(fā)生了第二次捕獲1603。
圖17說明了衰減測試指令是如何改變TAP控制器狀態(tài)圖的行為使其獲得上述結(jié)合圖14，15，和16所討論的衰減測試控制。圖17中的Capture2的狀態(tài)替代了圖9所示的Capture-DR狀態(tài)，但其操作卻相同于該狀態(tài)。在Capture2狀態(tài)所進(jìn)行的捕獲相同于在衰減測試中所使用的兩個(gè)捕獲過程中的第二次捕獲1603。在圖17中的Update&Capture1狀態(tài)替代了圖9和圖10中的Update-DR狀態(tài)。在圖17的Update&Capture1狀態(tài)中所進(jìn)行更新操作相同于圖9和圖10中所進(jìn)行常規(guī)更新操作中所完成的更新操作。在圖17的Update&Capture1狀態(tài)和圖10的Update&Capture狀態(tài)之間確實(shí)不存在任何差異，只是在Update&Capture1狀態(tài)中所完成的捕獲是用于衰減測試的兩個(gè)捕獲過程中的第一次捕獲1602的表示。
在操作中，當(dāng)衰減測試指令加載到指令寄存器時(shí)，TAP使測試的條件逐個(gè)經(jīng)過Select-DR狀態(tài)，Capture2狀態(tài)，Shift-DR狀態(tài)，Exit1-DR狀態(tài)以及Update&Capture1狀態(tài)。一旦進(jìn)入U(xiǎn)pdate&Capture1狀態(tài)就執(zhí)行圖16所示的Update1601和Capture1 1602。在完成了Update&Capture1狀態(tài)的操作之后，TAP又回到Select-DR狀態(tài)和Capture2狀態(tài)，以便于完成測試。Capture2的狀態(tài)提供了圖16的Capture2 1603的操作。時(shí)間分隔符1604表示TAP可以通過Select-DR從Update&Capture1直接進(jìn)入Capture2狀態(tài)，或通過Select-DR從Update&Capture1到Run Test/Idle然后再到Capture2狀態(tài)，以對AC網(wǎng)絡(luò)提供更多的TCK周期使其能達(dá)到上述所討論的穩(wěn)態(tài)條件。
當(dāng)衰減測試指令加載到指令寄存器時(shí)，從總線606輸入到TAP601的控制(即，圖12中的Capture信號(hào))使得TAP執(zhí)行在Capture2狀態(tài)中的捕獲功能，從而實(shí)現(xiàn)圖14和圖16時(shí)序圖中所示的第二次捕獲功能1603。此外，當(dāng)衰減測試指令加載到指令寄存器時(shí)，從總線輸入到CTS時(shí)鐘發(fā)生電路的控制(CTSENA)與TAP 601輸出的Update-DR狀態(tài)指示器信號(hào)一起在TAP601處于Update-DR狀態(tài)時(shí)使CTS時(shí)鐘電路產(chǎn)生輸出。
圖18A和18B說明了圖14的兩類改進(jìn)的輸入單元1401，它們都可以用于衰減測試指令。圖18A說明了改進(jìn)為可支持衰減測試指令的完全和觀察輸入邊界單元1801?？刂坪陀^察單元1801類似于圖5所示的常規(guī)控制和觀察單元507。在單元1801和單元507之間的一個(gè)差異是單元1801包括了改進(jìn)為單元的捕獲和移位部分1803的電路。單元1801的更新存儲(chǔ)器1804和輸出復(fù)用器(MUX)1805部分相同于單元507。在單元1801和單元507之間的另一個(gè)差異是單元1801包括了來自圖5指令寄存器總線606的新的測試輸入信號(hào)1501，該信號(hào)是衰減測試指令所必需的。同樣，所示的單元1801連接于先前所討論的圖6中門電路605輸出的Clock-DR’信號(hào)，而不是圖5中的TAP輸出的Clock-DR信號(hào)。
圖18B說明了只觀察(Observe Only)輸入邊界單元1802，它經(jīng)過改進(jìn)后可支持衰減測試指令。只觀察輸入邊界單元1802類似于圖5所示的常規(guī)只觀察單元506。在單元1802和單元506之間的差異是單元1802包括了先前圖18A單元所提及的改進(jìn)的捕獲和移位部分1803的相同電路，以及先前也已提及的新的測試和Clock-DR’信號(hào)。
單元1801和1802，以及單元506和507，都可以用于IC電路的輸入邊界單元。在控制和觀察單元1801和507，以及只觀察單元1802和506之間的差異在于控制和觀察單元能夠觀察外部IC的數(shù)據(jù)以及控制內(nèi)部IC的數(shù)據(jù)，而只觀察單元只提供對外部IC數(shù)據(jù)的觀察。
圖18C說明了改進(jìn)捕獲和移位電路1803的一個(gè)較佳例子的實(shí)施。電路1803包括XOR門電路1806，MUX 1807，MUX 1808，和D-FF 1809。例如，將常規(guī)JTAGExtest指令加載到指令寄存器時(shí)，出現(xiàn)測試輸入為低時(shí)，電路1803的操作實(shí)際相似于圖5的常規(guī)捕獲和移位電路507。在這樣的條件下，IN’通過MUX 1807和1808被捕獲到D-FF 1809中，隨后從TDI移位到TDO。當(dāng)衰減測試指令被加載到指令寄存器出現(xiàn)測試輸入為高時(shí)，電路1803的操作就改變?yōu)樵试SXOR 1806的輸出被捕獲到D-FF 1809中。XOR的輸出是D-FF1809的當(dāng)前狀態(tài)和IN’輸入的數(shù)據(jù)數(shù)值之和。
測試步驟中的一個(gè)順序建立和執(zhí)行了衰減測試。這些步驟可包括(1)加載采樣/預(yù)裝指令以執(zhí)行預(yù)裝的掃描操作來建立與待測試的AC互連電路相連接輸入1801，1802和輸出101邊界單元中的初始測試數(shù)據(jù)，以及(2)加載衰減測試指令，以(a)執(zhí)行掃描操作以將測試數(shù)據(jù)移位到輸入和輸出單元中，(b)執(zhí)行Update 1601的操作使來自輸出單元的數(shù)據(jù)輸入到AC互連電路，(c)執(zhí)行第一次捕獲1602操作，以將AC互連電路輸出的瞬態(tài)響應(yīng)加載到輸入單元，(d)執(zhí)行第二次捕獲1603操作，以將AC互連電路輸出的穩(wěn)態(tài)響應(yīng)加載到輸入單元，以及(e)執(zhí)行掃描操作，將數(shù)據(jù)都移出輸入和輸出單元。
在上述步驟1中，預(yù)加載輸入和輸出單元的數(shù)據(jù)是初始化單元的數(shù)據(jù)，它使單元適用于通過AC互連電路傳輸?shù)谝粶y試數(shù)據(jù)模式。例如，如果測試圖14的AC互連電路108，則輸出單元將被初始化，使之對AC互連電路網(wǎng)絡(luò)108輸出邏輯0，而不論在步驟2是否加載衰減測試。對AC網(wǎng)絡(luò)輸出邏輯0使得網(wǎng)絡(luò)處于所期望的穩(wěn)態(tài)條件中(即，在網(wǎng)絡(luò)的輸出為邏輯0)。通過在網(wǎng)絡(luò)中建立穩(wěn)態(tài)邏輯0的條件，邏輯1就可以在衰減測試操作的周期中通過網(wǎng)絡(luò)從輸出單元101傳輸?shù)捷斎雴卧?401。
圖14的時(shí)序圖說明了上述過程(1)當(dāng)加載了衰減測試時(shí)，預(yù)加載邏輯0以初始化輸出單元101的輸出(時(shí)間1402)，(2)掃描輸入輸出單元101邏輯1(時(shí)間1403)的更新來驅(qū)動(dòng)網(wǎng)絡(luò)，(3)執(zhí)行網(wǎng)絡(luò)對邏輯1瞬時(shí)輸出響應(yīng)的第一次捕獲(時(shí)間1404)，隨后(4)執(zhí)行的第二次捕獲(時(shí)間1405)，以獲得網(wǎng)絡(luò)對邏輯1的穩(wěn)態(tài)輸出響應(yīng)。
圖18中的單元1803的D-FF 1809在衰減測試掃描操作開始(即，在第一次進(jìn)入Capture2狀態(tài)的過程中)時(shí)所產(chǎn)生的捕獲操作是無關(guān)條件。該無關(guān)條件會(huì)隨著邏輯0的移入而移出D-FF 1809。移進(jìn)D-FF 1809的邏輯0建立了在圖17的Update&Capture1狀態(tài)中執(zhí)行第一次捕獲操作所需要的初始條件。
再參照圖18C，通過進(jìn)入圖17的Update&Capture1狀態(tài)之前在Shift-DR狀態(tài)以邏輯0來掃描D-FF 1809，在Update&Capture1狀態(tài)周期中所發(fā)生的圖14時(shí)序圖中第一次捕獲(時(shí)間1404)將會(huì)將邏輯1從XOR 1806加載到D-FF1809。該邏輯1是在Shift-DR周期中掃描輸入D-FF 1809的邏輯0和AC網(wǎng)絡(luò)在IN’輸出的瞬時(shí)邏輯1的和。在Capture2狀態(tài)所產(chǎn)生的圖14時(shí)序圖中的二次捕獲(時(shí)間1405)也將使邏輯1從XOR 1806加載到D-FF1809。該邏輯1是在第一次Capture周期中D-FF所捕獲到的邏輯1和AC網(wǎng)絡(luò)在IN’輸出的穩(wěn)態(tài)邏輯0的和。在緊隨著Capture2狀態(tài)的Shift-DR狀態(tài)中，所捕獲到的邏輯1被移出D-FF 1809，以便于檢查。
如果邏輯1被移出了D-FF 1809，則通過了測試，因?yàn)樵撨壿嬛凋?yàn)證了第一次捕獲操作捕獲到上述瞬時(shí)邏輯1并且第二次捕獲操作捕獲到穩(wěn)態(tài)邏輯0。如果邏輯0被移出了D-FF 1809，則測試失敗。引起這種失敗的原因有兩個(gè)(1)在第一次捕獲操作中捕獲到邏輯0(XOR＝0)，這意味著AC網(wǎng)絡(luò)難以將單元101的邏輯1輸出(OUT’)適當(dāng)?shù)貍鬏數(shù)綀D14的IN’，或者(2)在第二次捕獲操作中捕獲到邏輯1(XOR＝0)，這意味著AC網(wǎng)絡(luò)難以適當(dāng)?shù)剡_(dá)到(即，放電到)所期望的邏輯0的穩(wěn)態(tài)條件。
正如以上所討論的，所設(shè)計(jì)的電路1803能夠捕獲第一和第二邏輯值且如果所捕獲到的數(shù)值不同，表示測試通過，則掃描輸出邏輯1。然而，如果第一和第二捕獲的數(shù)值是相同的，表示測試失敗，則電路1803就掃描輸出邏輯0。應(yīng)該理解的是，如果需要，所設(shè)計(jì)的電路1803也能掃描輸出邏輯0來表示通過以及掃描輸出邏輯1來表示失敗。此外，也可以采用其它電路設(shè)計(jì)來取代電路1803，只要能響應(yīng)第一和第二次捕獲操作表示出通過和失敗的條件。用電路1803主要是是說明只需對常規(guī)輸入邊界單元1401增加非常少的附加電路(即，XOR 1806和MUX1807)，就可達(dá)到衰減測試指令所需的通過或失敗的結(jié)果。
正如以上所討論的，通過將網(wǎng)絡(luò)初始化穩(wěn)態(tài)的邏輯0隨后使邏輯1通過網(wǎng)絡(luò)以觀察網(wǎng)絡(luò)對之后有邏輯0穩(wěn)態(tài)信號(hào)的邏輯1瞬時(shí)信號(hào)的響應(yīng)來測試圖14的AC互連電路網(wǎng)路108。應(yīng)該理解的是，也可以通過將網(wǎng)絡(luò)初始化在一個(gè)適當(dāng)穩(wěn)態(tài)條件下隨后使信號(hào)通過網(wǎng)絡(luò)引起網(wǎng)絡(luò)對之后有返回網(wǎng)絡(luò)的穩(wěn)態(tài)條件的瞬態(tài)響應(yīng)信號(hào)的響應(yīng)來測試其它AC互連電路網(wǎng)絡(luò)。例如，圖2A中的AC網(wǎng)絡(luò)201可以通過將網(wǎng)絡(luò)初始化為穩(wěn)態(tài)邏輯1隨后使邏輯0通過網(wǎng)絡(luò)以觀察網(wǎng)絡(luò)對之后有邏輯1穩(wěn)態(tài)信號(hào)的邏輯0瞬時(shí)信號(hào)的響應(yīng)來測試。
圖19說明了用于測試位于輸出單元101和輸入單元102之間的AC耦合互連電路網(wǎng)絡(luò)108的衰減測試指令的舉例流程。假定AC耦合網(wǎng)絡(luò)108是完好的且能通過以下衰減測試操作。
在圖19中，所示的衰減測試操作的進(jìn)程以三個(gè)步驟1901，1902和1903來完成。步驟一1901，采用當(dāng)前的穩(wěn)態(tài)數(shù)據(jù)(邏輯0)來初始化輸出單元101和輸入單元1401，且使網(wǎng)絡(luò)處于穩(wěn)態(tài)邏輯0的條件中。穩(wěn)態(tài)是指網(wǎng)絡(luò)的輸出在一定的時(shí)間周期(例如，在5RC時(shí)間常數(shù))之后將達(dá)到的狀態(tài)。步驟二1902在時(shí)間1906更新輸出單元101輸出的邏輯1信號(hào)并且在更新到輸入單元1401的信號(hào)瞬時(shí)1904執(zhí)行第一次捕獲。步驟三1903在更新信號(hào)的穩(wěn)態(tài)時(shí)間1905執(zhí)行第二次捕獲且將測試結(jié)果移出輸入單元1401，以便于檢查。
在步驟二1902中，步驟一1901中加載到輸入單元1401的邏輯0通過XOR1806與從網(wǎng)絡(luò)輸出的瞬時(shí)邏輯1輸入(IN)累加，該信號(hào)將使邏輯1在時(shí)間1904捕獲到輸入單元的D-FF 1809中。在步驟三1903中，步驟二1902中輸入單元1401所捕獲到的邏輯1又通過XOR1806與從網(wǎng)絡(luò)輸出的穩(wěn)態(tài)邏輯0累加，該信號(hào)使得邏輯1在時(shí)間1905再次捕獲到輸入單元的D-FF1809中。在步驟三1903中，將邏輯1移出輸入單元1401的D-FF 1809表示網(wǎng)絡(luò)108通過衰減測試的操作。
圖20說明了用于測試位于輸出單元101和輸入單元1401之間有故障的AC耦合互連電路網(wǎng)絡(luò)的衰減測試指令的舉例流程。在圖20的AC耦合互連電路網(wǎng)路108中的故障是下拉電阻器R和到輸入單元1401的輸入(IN)之間的開路2004。除了開路故障2004以外，圖20的AC網(wǎng)路108相同于圖19。在圖20中，再次顯示了衰減測試操作的進(jìn)程，且以三個(gè)步驟1901，1902和1903來完成。步驟一1901，采用當(dāng)前的穩(wěn)態(tài)數(shù)據(jù)(邏輯0)來初始化輸出單元101和輸入單元1401，且使網(wǎng)絡(luò)處于穩(wěn)態(tài)邏輯0的條件中。步驟二1902在時(shí)間1906更新輸出單元101輸出的邏輯1信號(hào)并且在更新到輸入單元1401的信號(hào)瞬時(shí)1904執(zhí)行第一次捕獲。步驟三1903在更新信號(hào)的穩(wěn)態(tài)時(shí)間1905執(zhí)行第二次捕獲且將測試結(jié)果移出輸入單元1401，以便于檢查。
在步驟二1902中，步驟一1901中加載到輸入單元1401的邏輯0通過XOR1806與從網(wǎng)絡(luò)輸出的瞬時(shí)邏輯1輸入累加，該信號(hào)將使邏輯1在時(shí)間1904捕獲到輸入單元的D-FF 1809中。在步驟三1903中，步驟二1902中輸入單元1401所捕獲到的邏輯1又通過XOR1806與從網(wǎng)絡(luò)輸出的穩(wěn)態(tài)邏輯0累加，在圖20中該信號(hào)由于在2004處的開路而為邏輯1。在步驟三時(shí)間1905的第二次捕獲操作使得邏輯0被捕獲到輸入單元的D-FF1809。在步驟三1903中，將邏輯0移出輸入單元1401的D-FF 1809，這表示網(wǎng)絡(luò)108未能通過衰減測試的操作。
圖21說明了用于測試位于輸出單元101和輸入單元1401之間包含有不正確R和/或C數(shù)值的AC耦合互連電路網(wǎng)絡(luò)的衰減測試指令的舉例流程。在該例子中，不正確的R/C數(shù)值會(huì)引起網(wǎng)絡(luò)具有比期望值更長的RC時(shí)間常數(shù)。除了不正確的R/C數(shù)值之外，圖21的AC網(wǎng)絡(luò)結(jié)構(gòu)上是正確的。
在圖21中，再次顯示了衰減測試操作的進(jìn)程，且以三個(gè)步驟1901，1902和1903來完成。步驟一1901，采用當(dāng)前的穩(wěn)態(tài)數(shù)據(jù)(邏輯0)來初始化輸出單元101和輸入單元1401，且使網(wǎng)絡(luò)處于穩(wěn)態(tài)邏輯0的條件中。步驟二1902在時(shí)間1906更新輸出單元101輸出的邏輯1信號(hào)并且所更新到輸入單元1401的信號(hào)瞬時(shí)1904執(zhí)行第一次捕獲。步驟三1903在更新信號(hào)的穩(wěn)態(tài)時(shí)間1905執(zhí)行第二次捕獲且將測試結(jié)果移出輸入單元1401，以便于檢查。
在步驟二1902中，步驟一1901中加載到輸入單元1401的邏輯0通過XOR1806與從網(wǎng)絡(luò)輸出的瞬時(shí)邏輯1輸入累加，該信號(hào)將使邏輯1在時(shí)間1904捕獲到輸入單元的D-FF 1809中。在步驟三1903中，步驟二1902中輸入單元1401所捕獲到的邏輯1又通過XOR1806與從網(wǎng)絡(luò)輸出的穩(wěn)態(tài)邏輯0累加，在圖21中該信號(hào)由于不正確的R/C的數(shù)值而為邏輯1。在步驟三時(shí)間1905的第二次捕獲操作使得邏輯0被捕獲到輸入單元的D-FF1809。在步驟三1903中，將邏輯0移出輸入單元1401的D-FF 1809，這表示網(wǎng)絡(luò)108未能通過衰減測試的操作。
圖20和21的衰減測試操作都產(chǎn)生了輸入單元1401的失敗輸出。為了有助于確定圖20和圖21的失效網(wǎng)絡(luò)的原因，可以進(jìn)行附加的衰減測試操作。確定失效的原因使得被識(shí)別出的缺陷能夠被更快修復(fù)。所附加的衰減測試相同于圖20和圖21所示的其它衰減測試，除了在第三步驟1903中的第二次捕獲操作(在1905)受下列兩個(gè)原因而延遲(1)延長了TCK時(shí)鐘周期，或(2)由于在進(jìn)入Capture2狀態(tài)之前使TAP先從Update&Capture 1狀態(tài)轉(zhuǎn)換到Run Test/Idle狀態(tài)。發(fā)生第二次捕獲操作延遲的這兩種方法都在有關(guān)圖14和圖16中作了討論。
延長在時(shí)間1906更新和在時(shí)間1905的第二次捕獲之間的時(shí)間將不能消除在圖20例子中所示的缺陷，因?yàn)殚_路2004阻止RC網(wǎng)絡(luò)放電進(jìn)入穩(wěn)態(tài)。然而，延長了在時(shí)間1906更新和在時(shí)間1905的第二次捕獲之間的時(shí)間通過允許RC網(wǎng)絡(luò)有更長的時(shí)間放電至它的穩(wěn)態(tài)將能消除圖21例子所示的缺陷。于是，所附加的衰減測試操作能夠識(shí)別在圖20和圖21缺陷之間的差異，以便于修復(fù)處理。
上述討論的傳輸測試能夠測試通過圖19至圖21所示網(wǎng)絡(luò)108從輸出單元101傳輸?shù)捷斎雴卧?401的瞬時(shí)信號(hào)，但它不能對網(wǎng)絡(luò)108返回到穩(wěn)態(tài)進(jìn)行測試。因此，衰減測試指令超越傳輸測試指令的的優(yōu)勢在于它能夠測試網(wǎng)絡(luò)108的瞬態(tài)和穩(wěn)態(tài)的兩個(gè)條件。
周期測試指令的描述周期測試指令能夠測試從一個(gè)器件的輸出通過AC或DC耦合互連電路到一個(gè)器件的輸入所傳輸信號(hào)的周期。圖22說明了利用周期測試指令進(jìn)行測試的AC互連電路網(wǎng)絡(luò)2203。AC網(wǎng)絡(luò)2203不同于原先的AC網(wǎng)絡(luò)108，其中它包括兩個(gè)端電阻器2205和2206，一個(gè)連接著電源或第一電壓，而另一個(gè)連接著地或小于第一電壓的第二電壓。在兩個(gè)電阻器之間節(jié)點(diǎn)(IN)的穩(wěn)態(tài)電壓為小于第一電壓但大于第二電壓，這根據(jù)電阻器數(shù)值來確定。
周期測試指令需要對常規(guī)輸入102和輸出101的邊界單元作改進(jìn)。圖22的輸出單元2201經(jīng)改進(jìn)后包括雙態(tài)輸出模式，而改進(jìn)的輸入單元2202包括了原先衰減測試指令所需的改進(jìn)，并加上了通過/失敗標(biāo)志存儲(chǔ)器。這些單元的改進(jìn)將結(jié)合圖27和圖28作更加詳細(xì)的討論。
在圖22的時(shí)序圖中，當(dāng)TAP在時(shí)間2208進(jìn)入Run Test/Idle(RTI)狀態(tài)時(shí)周期測試指令開始操作，正如由RTI信號(hào)變?yōu)楦咚甘镜?。RTI信號(hào)來自TAP且表示TAP處于Run Test/Idel的狀態(tài)的時(shí)間。在圖26中將描述RTI信號(hào)。在進(jìn)入RTI狀態(tài)之前，掃描操作將初始邏輯狀態(tài)加載到輸入單元2201和輸入單元2202。利用JTAG的采樣/預(yù)裝(Sample/Preload)指令就能夠執(zhí)行掃描的操作。在時(shí)序圖中，該邏輯狀態(tài)為邏輯0，且在時(shí)間2207的TAP Update-IR(UIR)狀態(tài)的TCK下降沿將周期測試指令加載到指令寄存器并更新指令寄存器時(shí)，在時(shí)間2210從輸出單元2201輸出該邏輯狀態(tài)。
在周期測試指令的操作中，使輸出單元2201能夠?qū)W(wǎng)絡(luò)2203的輸入(通過OUT)驅(qū)動(dòng)交替(翻轉(zhuǎn))的信號(hào)，同時(shí)使輸入單元2202能夠在網(wǎng)絡(luò)2203的輸出(通過IN)捕獲交替信號(hào)的瞬時(shí)值。在時(shí)序圖中，輸出單元2201的輸出(OUT’)在時(shí)間2212，2214，2216，和2218的翻轉(zhuǎn)測試選通脈沖(TTS)的上升沿翻轉(zhuǎn)。
TTS信號(hào)是一個(gè)新的信號(hào)，由TCK來定時(shí)，把它增加到JTAG結(jié)構(gòu)中能允許周期測試指令，正如圖23所討論的。作為輸出單元2201輸出的一系列雙態(tài)輸出(OUT’)，到輸入緩沖器的輸入(IN)在時(shí)間2213，2215，2217，和2219翻轉(zhuǎn)。輸入單元2202在每個(gè)翻轉(zhuǎn)和捕獲的窗口2209中CTS的上升沿捕獲輸入到輸入單元2202的瞬時(shí)數(shù)據(jù)。
在時(shí)序圖中的IN信號(hào)的波形表示為網(wǎng)絡(luò)2203輸出類型，它可以在翻轉(zhuǎn)輸入施加到網(wǎng)絡(luò)2203的輸入時(shí)觀察到。通過IN信號(hào)的虛線表示圖22所示輸入緩沖器的閾值點(diǎn)。于是，在周期1的翻轉(zhuǎn)和捕獲窗口2209的起始位置，輸入單元2202將在2213的瞬時(shí)捕獲邏輯1；在周期2的翻轉(zhuǎn)和捕獲窗口2209的起始位置，輸入單元2202將在2215的瞬時(shí)捕獲邏輯0。正如所看到的，在每個(gè)翻轉(zhuǎn)和捕獲窗口2209中，輸出單元2201的輸出數(shù)據(jù)都會(huì)發(fā)生變化且這些變化通過網(wǎng)絡(luò)2203的傳輸被輸入單元2202捕獲。當(dāng)TAP處于RTI狀態(tài)時(shí)，翻轉(zhuǎn)和捕獲窗口2209會(huì)持續(xù)產(chǎn)生，從而能夠產(chǎn)生任意數(shù)量的翻轉(zhuǎn)和捕獲窗口周期。
圖23說明了對圖5所示JTAG結(jié)構(gòu)的改進(jìn)，使之能夠?qū)崿F(xiàn)周期測試指令。周期測試的改進(jìn)再次使用了原先所述CTS 604，605和延遲603的電路。適用于周期測試指令的新的電路包括(1)AND門電路2305，它用于對邊界掃描寄存器2302產(chǎn)生翻轉(zhuǎn)控制信號(hào)，(2)AND門電路2306，它用于對邊界掃描寄存器產(chǎn)生標(biāo)志(Flag)控制信號(hào)，(3)NAND門電路2307和AND門電路2308，它們用于對邊界掃描寄存器產(chǎn)生翻轉(zhuǎn)測試信號(hào)(TTS)，(4)延遲電路2309，它用于對門電路2307產(chǎn)生預(yù)DTCK(PDTCK)信號(hào)，(5)所設(shè)計(jì)的指令寄存器2303用于識(shí)別周期測試指令并在總線606上輸出控制信號(hào)(即，先前所述的Test和CTSENA信號(hào)加上新的信號(hào)Cycle和CTSENA)，使之能夠執(zhí)行周期測試指令，以及(6)改進(jìn)TAP 2304使之能輸出RTI信號(hào)和UDR/RTI信號(hào)。
再參照圖27A和27B，來自指令寄存器控制總線606的信號(hào)Test和Cycle，以及來自門電路2306的Flag信號(hào)都輸入到圖27A和27B所示的“完全”2701和“只觀察”2702輸入單元的改進(jìn)的捕獲和移位電路2703部分。除了電路2703以外，輸入單元2701和2702與圖18所示的輸入單元1801和1802相同。圖27所示的捕獲和移位電路2703類似于圖18所示的捕獲和移位電路1803，只是電路2703包含Pass/Fail標(biāo)志，它由D-FF2705和AND門電路2704組成，并且四輸入MUX2706用來取代兩輸入MUX1808。當(dāng)Test，Cycle，以及Flag信號(hào)都設(shè)定為低時(shí)，可對電路2703進(jìn)行編程，使之能以常規(guī)JTAG的捕獲和移位模式(例如，Extest指令模式)，或以本發(fā)明的傳輸測試指令模式來操作。當(dāng)Test信號(hào)為高而Cycle和Flag信號(hào)為低時(shí)，可對電路2703進(jìn)行編程，使之以本發(fā)明的衰減測試模式來操作。
當(dāng)Test信號(hào)為低而Cycle和Flag信號(hào)為高時(shí)，可對電路2703進(jìn)行編程，使之以本發(fā)明的周期測試指令模式來操作。于是，電路2703就可表示成捕獲和移位電路的一個(gè)實(shí)現(xiàn)例，它可編程以操作本發(fā)明所有測試指令，加上常規(guī)JTAG測試指令的操作。對圖23要注意的是，如果Cycle是低，則Flagye被門電路2306強(qiáng)制為低；但如果Cycle為高，則Flag就會(huì)隨著TAP Capture-DR(CDR)狀態(tài)輸出的數(shù)值而變化。
當(dāng)Cycle Test指令被移入指令寄存器2303以及更新它時(shí)，到電路2703的Test信號(hào)依舊保持低，以允許IN’輸入能夠通過Mux1807至Mux2706。同樣，當(dāng)CycleTest指令被更新時(shí)，到電路2703的Cycle信號(hào)從低變高，從而使D-FF 2705的輸出Set輸入信號(hào)無效。在低時(shí)，Cycle信號(hào)強(qiáng)制(設(shè)置)D-FF 2705為邏輯1的條件，即，通過狀態(tài)條件。于是，在Cycle Test指令的起始處，D-FF 2705將設(shè)置成通過狀態(tài)。在加載Cycle Test指令之前，D-FF 1809已經(jīng)預(yù)置(通過Sample/Preload指令)成適當(dāng)?shù)某跏紶顟B(tài)，以便于啟動(dòng)Cycle Test指令。
加載D-FF 1809適當(dāng)?shù)某跏紶顟B(tài)將是在圖22中周期(Cycle)1的翻轉(zhuǎn)和捕獲窗口2209時(shí)期在電路2703的IN’輸入所接收到的期望信號(hào)狀態(tài)的相反狀態(tài)。正如在電路2703中所看到的，如果D-FF1809的初始狀態(tài)和IN’輸入所接收到的期望狀態(tài)是相反的話，XOR 1806將輸出邏輯1并將其存儲(chǔ)于(響應(yīng)在ClockDR’上的CTS信號(hào))通過/失敗標(biāo)志D-FF2705，這表示通過。然而，如果D-FF 1809的初始狀態(tài)和IN’輸入所接收到的期望狀態(tài)是相同的話，XOR 1806將輸出邏輯0并將其存儲(chǔ)于通過/失敗D-FF2705，這表示未能通過并將通過/失敗的標(biāo)志鎖定在邏輯0失敗的狀態(tài)上。
在圖22時(shí)序圖中的Cycle1的翻轉(zhuǎn)和捕獲窗口2209描述了上述以D-FF 1809輸出的初始邏輯0異或IN’的邏輯1的初始操作。在下一個(gè)Cycle2的翻轉(zhuǎn)和捕獲窗口2209重復(fù)上述的操作，這次是通過將在Cycle1初始測試操作所產(chǎn)生的存儲(chǔ)于D-FF 1809的邏輯1異或IN’的邏輯0(翻轉(zhuǎn)后的數(shù)值)。當(dāng)TAP是處于RunTest/Idle狀態(tài)時(shí)，就繼續(xù)D-FF 1809的內(nèi)容異或IN’的輸入的過程。只要在IN’處的數(shù)值是與D-FF 1809的數(shù)值相反，通過/失敗標(biāo)志就繼續(xù)加載通過的數(shù)值(即，邏輯1)。一旦在IN’處的數(shù)值等于在D-FF1809的數(shù)值，則通過/失敗標(biāo)志就加載失敗的數(shù)值(即，邏輯0)，且該失敗的數(shù)值將一直保持到周期(Cycle)測試結(jié)束。
圖28說明了邊界寄存器2302改進(jìn)的輸出單元2801，它能夠完成在Cycle測試中的翻轉(zhuǎn)和捕獲窗口2209中所發(fā)生的翻轉(zhuǎn)功能。輸出單元2801是原先討論的輸出單元2201的一種較佳的實(shí)現(xiàn)。該改進(jìn)包括在Capture/Shift D-FF 2803和Update D-FF 2805之間插入了2輸入Mux 2804。Mux 2804的一個(gè)輸入端與D-FF2803的輸出端相連接，而其另一個(gè)輸入端與D-FF 2805的反向輸出端相連接。Mux2804的輸出端與D-FF 2805的輸入端相連接。由圖23的來自門電路2305的輸入Toggle信號(hào)輸入控制Mux 2804。
在周期測試指令中，總線606的Cycle信號(hào)為高，從而使得Toggle信號(hào)能跟隨著TAP2304輸出的RTI信號(hào)。當(dāng)TAP處于Run Test/Idle狀態(tài)時(shí)，則來自TAP2304的RTI輸出信號(hào)設(shè)定為高，如由加入TAP 2304的圖26A的門電路2601確定。只要TAP處于Run Test/Idle狀態(tài)(RTI為高)并且周期測試指令是當(dāng)前所加載的指令(Cycle為高)，則Toggle信號(hào)就設(shè)定為高。除了使能門電路2305的Toggle輸出之外，RTI信號(hào)還使能門電路2307的TTS時(shí)鐘輸出和門電路604的CTS時(shí)鐘輸出。
在圖26A中，OR門電路2602允許在門電路2601的RTI輸出和門電路1301的Update-DR(UDR)輸出之間進(jìn)行轉(zhuǎn)換。該轉(zhuǎn)換受Cycle信號(hào)控制。在周期測試指令(Cycle為高)的過程中，門電路2602的UDR/RTI輸出就向門電路604傳輸RTI信號(hào)，從而使能適用于在Run Test/Idle狀態(tài)中周期測試操作的CTS時(shí)鐘。在傳輸測試或衰減測試指令(Cycle為低)的過程中，門電路2602的UDR/RTI輸出就向門電路604傳輸U(kuò)DR信號(hào)，從而使能適用于在Update-DR狀態(tài)中傳輸和衰減測試操作地CTS時(shí)鐘。
在圖28中，當(dāng)Toggle為高且模式輸入設(shè)定為將D-FF2805的輸出通過Mux2806與輸出單元2801的OUT’的輸出相耦合時(shí)，在來自門電路2307的每個(gè)TTS時(shí)鐘輸入(經(jīng)過Update-DR’)的過程中，OUT’輸出都會(huì)翻轉(zhuǎn)。當(dāng)Toggle為低時(shí)，Mux2804將D-FF2803的輸出與D-FF2805的輸入相耦合，以允許在輸出單元產(chǎn)生常規(guī)的JTAG指令(例如，Extest)操作。于是，附加的Mux2804使得輸出單元2801可編程，為常規(guī)JTAG指令的操作或本發(fā)明的周期測試指令的操作。
在周期測試操作結(jié)束時(shí)，TAP 2304從Run Test/Idle轉(zhuǎn)換為執(zhí)行數(shù)據(jù)寄存器的掃描操作，以消去圖27C電路2703的通過/失敗標(biāo)志中的數(shù)值。
圖25說明了在周期測試指令的過程中使如何使用TAP 2304狀態(tài)的。在圖25中使用了圖9的Run Test/Idle狀態(tài)來執(zhí)行上述的翻轉(zhuǎn)(Toggle)和捕獲(Capture)的操作，以及在圖25中仍使用圖9的Capture-DR的狀態(tài)作為Capture Flags狀態(tài)以捕獲通過/失敗的標(biāo)志。當(dāng)T根據(jù)圖25狀態(tài)AP的操作進(jìn)入Capture Flags狀態(tài)時(shí)，圖23的門電路2306的Flag信號(hào)將通過TAP Capture-DR狀態(tài)指示器(CDR)變高而變成高。
圖26B說明了對TAP 2304增加門電路的例子，使之能在TAP2304處于Capture-DR狀態(tài)時(shí)檢測和輸出CDR信號(hào)。正如在圖27C的電路2703中所看到的，當(dāng)Flag輸入為高而Shift-DR輸入為低時(shí)，Mux 2706選擇D-FF 2705中的通過/失敗數(shù)值捕獲到D-FF 1809中以便于移出。于是，在周期測試指令的過程中，數(shù)據(jù)寄存器的掃描操作將捕獲和移出通過/失敗的標(biāo)志數(shù)值，而不是捕獲和移出在輸入單元2701和2702的IN’輸入的數(shù)值的常規(guī)操作。
圖24A說明了通過掃描輸入指令并更新在指令寄存器2303中的指令實(shí)現(xiàn)開始周期測試指令操作的時(shí)序圖。在時(shí)間2401和在TAP 2304處于Update-IR狀態(tài)中的TCK的下降沿，從指令寄存器更新周期測試指令。響應(yīng)該更新之后，在指令寄存器輸出總線606上的Cycle，TTSENA，以及CTSENA信號(hào)都變?yōu)楦?。TAP從Update-IR狀態(tài)轉(zhuǎn)換到Run Test/Idle狀態(tài)，該狀態(tài)使TAP的RTI信號(hào)輸出在時(shí)間2402設(shè)為高。雖然未示出，TAP的UPD/RTI信號(hào)輸出也在時(shí)間2402設(shè)為高。當(dāng)RTI變成為高，也將邊界寄存器2302的輸出單元2801設(shè)置在其翻轉(zhuǎn)(toggle)模式，這時(shí)門電路2305的Toggle輸出也變成為高。
響應(yīng)RTI(和UPD/RTI)信號(hào)變成為高，門電路604將DTCK時(shí)鐘信號(hào)傳遞到CTS輸出，而門電路2307將PDTCK時(shí)鐘信號(hào)傳遞到TTS輸出。CTS和TTS兩個(gè)信號(hào)都通過門電路605(ClockDR’)和2308(Update-DR’)輸入到邊界寄存器。在圖23的電路例子中包括了原先提到的延遲電路2309，以在TCK和PDTCK之間提供少量的延遲，從而保證在TTS被RTI信號(hào)選通和截止時(shí)不會(huì)對TTS時(shí)鐘產(chǎn)生干擾。延遲電路2309可以是原先已在圖8A討論過的一類延遲電路，且僅僅在TCK和PDTCK之間提供延遲，例如，從時(shí)間2403延遲到時(shí)間2404。
在Run Test/Idle狀態(tài)中，第一次翻轉(zhuǎn)和捕獲的操作分別在時(shí)間2405和2406發(fā)生在TTS和CTS的上升沿。第二次翻轉(zhuǎn)和捕獲的操作發(fā)生在時(shí)間2407和2408的下一次TTS和CTS的上升沿。當(dāng)TAP從Run Test/Idle狀態(tài)轉(zhuǎn)換到Select-DR狀態(tài)時(shí)，RTI(和UPD/RTI)信號(hào)在時(shí)間2409變成為低，這就關(guān)閉了以后的TTS和CTS時(shí)鐘信號(hào)。另外，在TCK和PDTCK之間的少量延遲(由延遲電路2309提供)將使RTI信號(hào)在時(shí)間2412的PDTCK上升沿之前的時(shí)間2409變成為低，以防止TSS被關(guān)閉時(shí)對TTS所產(chǎn)生的時(shí)鐘干擾。當(dāng)TAP轉(zhuǎn)換到Capture-DR狀態(tài)時(shí)，TAP使能它的Clock-DR信號(hào)輸出。在時(shí)間2410的Clock-DR輸出的上升沿，輸入單元2701和2702的通過/失敗標(biāo)志被捕獲到D-FF 1809中。當(dāng)TAP進(jìn)入Shift-DR狀態(tài)時(shí)，所捕獲到的通過/失敗標(biāo)志在時(shí)間2411的每個(gè)TCK上升沿移出，用于檢查。
圖24B顯示了有可能在緊跟著圖24A所示的第一次翻轉(zhuǎn)和捕獲測試順序之后執(zhí)行第二次翻轉(zhuǎn)和捕獲測試順序。在圖24B中，所示的TAP通過圖25的狀態(tài)Exit1-DR從圖24A的Shift-DR狀態(tài)轉(zhuǎn)換到Update-DR狀態(tài)。在Update-DR狀態(tài)中，輸入和輸出單元在時(shí)間2413 TAP的Update-DR時(shí)鐘上升沿采用新的測試初始化數(shù)據(jù)更新，從而開始第二次翻轉(zhuǎn)和捕獲的測試順序。一旦從Update-DR狀態(tài)轉(zhuǎn)換到Run Test/Idle狀態(tài)，RTI信號(hào)就變成為高，從而開始第二次翻轉(zhuǎn)和捕獲測試順序。圖24B的第二次翻轉(zhuǎn)和捕獲測試順序的其余操作都相同于圖24A的第一次操作。也可以進(jìn)行任何次數(shù)的翻轉(zhuǎn)和捕獲測試順序。
盡管所示的兩次翻轉(zhuǎn)和捕獲周期操作產(chǎn)生于圖24A和24B所示的測試時(shí)序的過程中，很顯然TAP可維持在Run Test/Idle狀態(tài)持續(xù)或多或少個(gè)TCK周期，以能夠產(chǎn)生相應(yīng)的或多或少次翻轉(zhuǎn)和捕獲周期操作。
圖24C顯示了在進(jìn)行了周期測試指令之后，將另一個(gè)指令加載到指令寄存器2303中，以執(zhí)行其它操作。當(dāng)其它指令在時(shí)間2414的TCK下降沿更新時(shí)，總線606上的Cycle，TTSENA，和CTSENA信號(hào)都設(shè)定為低，使JTAG結(jié)構(gòu)處于不同于周期測試指令模式的其它模式中。在其它指令的過程中，進(jìn)入Run Test/Idle狀態(tài)并不會(huì)引起對TTS和CTS時(shí)鐘信號(hào)的觸發(fā)。
圖29說明了在第一器件輸出OUT和OUT*和第二器件輸入IN和IN*之間耦合的差分AC耦合接口網(wǎng)絡(luò)2900。輸出邊界單元2901將輸入驅(qū)動(dòng)為第一器件差分輸出緩沖器2905，使之對差分AC信號(hào)路徑2910和2911產(chǎn)生差分輸出信號(hào)。輸出邊界單元2901可以是任何一類上述電路，例如，單元101或單元2201(2801)。輸入邊界單元2902接收第二器件的差分輸入緩沖器的輸出，該差分輸入緩沖器接收差分AC信號(hào)路徑2910和2911的信號(hào)。輸入邊界單元2902可以是任何一類上述電路，例如，單元102，單元1401(1801，1802)，或單元2202(2701，2702)。
此外，只觀察輸入邊界單元2903位于差分AC耦合信號(hào)路徑2910的第二器件IN輸入，以及只觀察輸入邊界單元2904位于差分AC耦合信號(hào)路徑2911的第二器件IN*輸入。只觀察輸入邊界單元2903和2904可以是任何一類上述討論的Observe Only單元，例如，單元506，單元1802，或單元2702。所使用的輸入或輸出單元的類型取決于將應(yīng)用于差分網(wǎng)絡(luò)2900的測試類型，例如，常規(guī)JTAGExtest，或本發(fā)明的傳輸測試，衰減測試，和/或周期測試。盡管未示出，將輸入單元2903，2904，和2902串聯(lián)在第二器件的掃描路徑中，從而允許在JTAG掃描訪問和在本發(fā)明的測試指令控制的過程中能夠一起訪問這些單元。
信號(hào)路徑2910和2911可以各種方式終止。信號(hào)路徑2910和2911的終端模塊2907和2908可以采用上拉終端2912和下拉終端2913的混合。另外，終端模塊2909可以使用組合的上拉和下拉終端2914或簡單耦合的電阻器2915。也可以使用其它類型的終端方式。
在傳輸測試指令的過程中，邊界單元2901向輸出緩沖器2905輸出測試信號(hào)，該信號(hào)將在OUT和OUT*的信號(hào)上產(chǎn)生互補(bǔ)的輸出轉(zhuǎn)換。網(wǎng)絡(luò)2900的瞬態(tài)響應(yīng)分別在IN信號(hào)路徑2910和IN*信號(hào)路徑2911的邊界單元2903和2904捕獲。另外，輸入緩沖器2906的瞬態(tài)響應(yīng)輸出也同時(shí)在邊界單元2902捕獲。傳輸測試輸出和捕獲的操作發(fā)生在捕獲測試選通脈沖窗中，如先前圖4單端AC耦合網(wǎng)絡(luò)傳輸測試?yán)?。唯一不同在于在差分AC耦合網(wǎng)絡(luò)中采用三個(gè)輸入邊界單元2902，2903和2904而不是圖4單個(gè)輸入邊界單元102。輸入單元2903對信號(hào)路徑2910的適當(dāng)操作進(jìn)行測試，輸入單元2904對信號(hào)路徑2911的適當(dāng)操作進(jìn)行測試，而輸入單元2902對兩個(gè)信號(hào)路徑以及輸入緩沖器2906的適當(dāng)操作進(jìn)行測試。盡管輸入單元2902可以單獨(dú)用于第二器件，但第二器件的附加輸入單元2903和2904在輸入單元2902表示失敗的情況下提供診斷信息。例如，如以上單端網(wǎng)絡(luò)108和2203中所述，輸入單元2903和2904可以直接檢測由于故障或錯(cuò)誤數(shù)值或R和/或C等引起的0或1的阻塞，開路，或降級(jí)的信號(hào)路徑2910或2905。
在衰減測試指令的過程中，邊界單元2901向輸出緩沖器2905輸出測試信號(hào)，該信號(hào)將在OUT和OUT*的信號(hào)產(chǎn)生互補(bǔ)的輸出轉(zhuǎn)換。衰減測試的第一次捕獲在單元2903，2904，和2902中得到網(wǎng)絡(luò)2900的瞬態(tài)響應(yīng)。衰減測試的第二次捕獲在單元2903，2904，和2902中得到網(wǎng)絡(luò)2900的穩(wěn)態(tài)響應(yīng)。正如以上在圖14和圖16單端AC網(wǎng)絡(luò)中所述，產(chǎn)生了第一次和第二次捕獲操作。另外，在圖14的單端AC耦合網(wǎng)絡(luò)和圖29的差分AC耦合網(wǎng)路之間的唯一不同是采用三個(gè)輸入單元2902，2903和2904而不是單個(gè)輸入邊界單元1401。正如以上所提到的，三個(gè)輸入單元2903，2904，和2902的使用在網(wǎng)絡(luò)2900無法通過衰減測試的情況下可以提供更多的診斷信息。
在周期測試指令的過程中，邊界單元2901向輸出緩沖器2905輸出翻轉(zhuǎn)的測試信號(hào)，該信號(hào)將在OUT和OUT*的信號(hào)產(chǎn)生互補(bǔ)的輸出轉(zhuǎn)換。周期測試的捕獲操作在單元2903，2904，和2902中得到網(wǎng)絡(luò)2900的瞬態(tài)響應(yīng)。另外，在圖22的單端AC耦合網(wǎng)絡(luò)和圖29的差分AC耦合網(wǎng)路之間的唯一不同是采用三個(gè)輸入單元2902，2903和2904而不是單個(gè)輸入邊界單元2202。此外，三個(gè)輸入單元2903，2904，和2902的使用在網(wǎng)絡(luò)2900無法通過衰減測試的情況下可以提供更多的診斷信息。
圖30說明了常規(guī)1149.1測試域3001的界面3003，3004擴(kuò)展到1149.1測試域3002，例如，塊3005，以能實(shí)現(xiàn)本發(fā)明的傳輸和衰減測試指令。該測試域可以是IC中的一個(gè)子電路、MCM上的電路小片、板上的IC、地板上的電路板，或者至少有兩個(gè)互連電路測試域的其他可能實(shí)現(xiàn)，一個(gè)只是1149.1的測試域，而另一個(gè)則是具有本發(fā)明的傳輸和衰減測試的擴(kuò)展測試域。
圖30說明了如果沒擴(kuò)展測試域3001向擴(kuò)展測試域3002輸出，擴(kuò)展1149.1測試域3002的傳輸和衰減測試指令可以與沒擴(kuò)展的1149.1測試域3001共用。如果用Extest指令加載兩個(gè)測試域，則在兩個(gè)測試域之間的數(shù)字連接3004是可測試的，但，正如上述所討論的，在兩個(gè)測試域之間的AC耦合3003互連電路是不可測試的。測試AC耦合互連電路3003的第一個(gè)方法是向測試域3001加載Extest指令以及向測試域3002加載傳輸測試指令。執(zhí)行1149.1的數(shù)據(jù)掃描(即，通過圖9所示的數(shù)據(jù)寄存器掃描協(xié)議狀態(tài)對測試域3001排序，同時(shí)在鎖定步驟中通過圖10所示的數(shù)據(jù)寄存器掃描協(xié)議狀態(tài)對測試域3002排序)將會(huì)引起測試域3001在Update-DR狀態(tài)輸出測試數(shù)據(jù)，同時(shí)測試域3002在Update-DR狀態(tài)(即，在圖4所示的捕獲測試選通脈沖(CTS)窗口)開始捕獲過程。通過假定圖4所示的邊界單元101處于測試域3001以及圖4所示的邊界單元102處于測試域3002并且檢查圖4的時(shí)序圖，這就可以看得更加清楚。于是，包括了傳輸測試指令的測試域能夠操作以從包含Extest指令的測試域中接收測試信號(hào)來執(zhí)行傳輸測試的操作。
測試AC耦合互連電路3003的第二個(gè)方法是向測試域3001加載Extest指令以及向測試域3002加載衰減測試指令。如上所述，執(zhí)行1149.1的數(shù)據(jù)掃描，將會(huì)引起測試域3001在Update-DR狀態(tài)輸出測試數(shù)據(jù)，同時(shí)測試域3002在Update-DR狀態(tài)(即，在圖4所示的捕獲測試選通脈沖(CTS)窗口)開始第一次捕獲(Capture1)并且在Capture-DR狀態(tài)進(jìn)行第二次捕獲(Capture2)。通過假定圖4所示的邊界單元101處于測試域3001以及圖4所示的邊界單元102處于測試域3002并且檢查圖4的時(shí)序圖，這就可以看得更加清楚。于是，包括了衰減測試指令的測試域能夠從包含Extest指令的測試域中接收測試信號(hào)并且進(jìn)行衰減測試的操作。
盡管詳細(xì)描述了本發(fā)明，但應(yīng)該理解到可以在不脫離所附的權(quán)利要求書限定的發(fā)明主旨和范圍下產(chǎn)生各種變化，替代和變更。
權(quán)利要求
1.一種測試訪問端口，包括測試時(shí)鐘輸入；測試模式選擇輸入；測試數(shù)據(jù)IN輸入；測試數(shù)據(jù)OUT輸出；控制器，它連接著測試時(shí)鐘輸入和測試模式選擇輸入，該控制器提供Update-DR信號(hào)，Clock-DR信號(hào)，Update-DR信號(hào)，以及Shift-DR信號(hào)，還具有控制總線輸入；指令寄存器，它連接著測試數(shù)據(jù)IN輸入和測試數(shù)據(jù)OUT輸出且具有連接著控制器的控制總線輸出，指令寄存器還具有模式信號(hào)輸出；邊界掃描寄存器，它連接著功能數(shù)據(jù)信號(hào)，測試數(shù)據(jù)IN輸入，測試數(shù)據(jù)OUT輸出，模式信號(hào)輸出，Update-DR信號(hào)和Shift-DR信號(hào)，邊界掃描寄存器具有改進(jìn)的Clock-DR輸入；延遲電路，它連接著測試時(shí)鐘輸入且具有延遲的時(shí)鐘輸出；以及傳輸測試電路，它連接著延遲的時(shí)鐘輸出，控制總線，Update-DR信號(hào)，Clock-DR信號(hào)和改進(jìn)的Clock-DR輸入以測試由邊界掃描寄存器接收的功能信號(hào)的傳輸。
2.一種測試訪問端口，包括測試時(shí)鐘輸入；測試模式選擇輸入；測試數(shù)據(jù)IN輸入；測試數(shù)據(jù)OUT輸出；控制器，它連接著測試時(shí)鐘輸入和測試模式選擇輸入，該控制器提供Update-DR信號(hào)，Clock-DR信號(hào)，Update-DR信號(hào)，以及Shift-DR信號(hào)，還具有控制總線輸入；指令寄存器，它連接著測試數(shù)據(jù)IN輸入和測試數(shù)據(jù)OUT輸出且具有連接著控制器的控制總線輸出，指令寄存器還具有模式信號(hào)輸出和測試信號(hào)輸出；邊界掃描寄存器，它連接著功能數(shù)據(jù)信號(hào)，測試數(shù)據(jù)IN輸入，測試數(shù)據(jù)OUT輸出，模式信號(hào)輸出，測試信號(hào)輸出，Update-DR信號(hào)和Shift-DR信號(hào)，邊界掃描寄存器具有改進(jìn)后的Clock-DR輸入；延遲電路，它連接著測試時(shí)鐘輸入且具有延遲的時(shí)鐘輸出；以及，衰減測試電路，它連接著延遲的時(shí)鐘輸出，控制總線，Update-DR信號(hào)，Clock-DR信號(hào)，以及測試由邊界掃描寄存器接收功能信號(hào)的RC時(shí)間衰減的改進(jìn)后的Clock-DR輸入。
3.測試訪問端口包括測試時(shí)鐘的輸入；測試模式選擇輸入；測試數(shù)據(jù)IN輸入；測試數(shù)據(jù)OUT輸出；控制器，它連接著測試時(shí)鐘輸入和測試模式選擇輸入，該控制器提供Update-DR信號(hào)，Clock-DR信號(hào)，Update-DR信號(hào)，以及Shift-DR信號(hào)，還具有控制總線輸入；指令寄存器，它連接著輸入的測試數(shù)據(jù)和輸出的測試數(shù)據(jù)且具有連接著控制器的控制總線的輸出，指令寄存器也具有模式信號(hào)輸出測試信號(hào)輸出；邊界掃描寄存器，它連接著功能數(shù)據(jù)信號(hào)，輸入的測試數(shù)據(jù)，輸出的測試數(shù)據(jù)，模式信號(hào)輸出，測試信號(hào)輸出和Shift-DR信號(hào)，邊界掃描寄存器具有改進(jìn)的Clock-DR輸入，翻轉(zhuǎn)輸入，標(biāo)志輸入和改進(jìn)的Update-DR輸入；延遲電路，它連接著測試時(shí)鐘輸入且具有延遲的時(shí)鐘輸出；以及，周期測試電路，它連接著延遲的時(shí)鐘輸出，控制總線，Update-DR信號(hào)，Clock-DR信號(hào)，改進(jìn)的Clock-DR輸入，改進(jìn)的Update-DR輸入，翻轉(zhuǎn)(toggle)輸入和標(biāo)志輸入以測試由邊界掃描寄存器接收的翻轉(zhuǎn)功能信號(hào)。
4.一種進(jìn)行測試的過程，包括將測試數(shù)據(jù)信號(hào)施加在互連電路的輸入，互連電路在JTAG測試訪問端口控制器的Update-DR狀態(tài)下的指定時(shí)間具有輸出；在JTAG測試訪問端口控制器的至少部分控制下，在指定時(shí)間后所選擇的時(shí)間在互連電路的輸出進(jìn)行測試數(shù)據(jù)信號(hào)的采樣，所發(fā)生的可選擇時(shí)間是在正常緊隨著Update-DR狀態(tài)之后的控制器的Capture-DR狀態(tài)中的測試數(shù)據(jù)信號(hào)的正常采樣之前；以及，在JTAG測試訪問端口控制器的至少部分控制下在正常緊隨著Update-DR狀態(tài)之后的Capture-DR狀態(tài)中的控制器以阻止互連電路輸出端上的測試數(shù)據(jù)信號(hào)的正常采樣。
5.一種進(jìn)行測試的過程，包括將測試數(shù)據(jù)信號(hào)施加在互連電路的輸入，互連電路在Update-DR狀態(tài)下的指定時(shí)間開始的時(shí)間周期中具有輸出，它發(fā)生在Capture-DR狀態(tài)稍后JTAG測試訪問端口控制器中；在JTAG測試訪問端口控制器的至少部分控制下，在指定時(shí)間后且在Capture-DR狀態(tài)前可選擇的時(shí)間，在互連電路的輸出端進(jìn)行測試數(shù)據(jù)信號(hào)的第一次采樣；以及在JTAG測試訪問端口控制器的至少部分控制下，在Update-DR狀態(tài)之后控制器正常產(chǎn)生的第一次Capture-DR狀態(tài)中在互連電路的輸出端進(jìn)行測試數(shù)據(jù)信號(hào)的第二次采樣。
6.一種測試在第一器件和第二器件之間的互連電路的方法，它包括步驟有將來自第一器件的激勵(lì)信號(hào)施加到互連電路；在JTAG測試訪問端口控制器的至少部分控制下在第二器件中觀察互連電路對激勵(lì)信號(hào)的瞬態(tài)響應(yīng)；以及，在JTAG測試訪問端口控制器的至少部分控制下在第二器件中觀察互連電路對激勵(lì)信號(hào)的穩(wěn)態(tài)響應(yīng)。
全文摘要
傳輸測試指令，衰減測試指令和周期測試指令提供了在包括JTAG邊界掃描單元的電路之間DC和AC互連電路的測試。只需要對測試訪問端口電路以及邊界掃描單元作少量添加就能實(shí)現(xiàn)所附加的指令。該指令擴(kuò)展了常規(guī)的JTAG操作的結(jié)構(gòu)。
文檔編號(hào)G06F11/22GK1438492SQ03104139
公開日2003年8月27日 申請日期2003年2月11日 優(yōu)先權(quán)日2002年2月11日
發(fā)明者L·D·威特賽爾 申請人:德克薩斯儀器股份有限公司