專利名稱：用于高速數(shù)據(jù)存取的動態(tài)隨機存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其是涉及通過使用常規(guī)存儲體(normalbank)可高速讀寫的動態(tài)隨機存取存儲體(DRAM)。
背景技術(shù)：
近來，中央處理單元(CPU)的運算速度實質(zhì)上改進得較DRAM為快。結(jié)果，因DRAM相對于CPU具有較低運算速度導(dǎo)致各種不同問題產(chǎn)生。因此，為了解決這些問題，高性能DRAM的各種不同結(jié)構(gòu)已被研發(fā)出來。首先，降低物理參數(shù)的方法，如位線及字線的電阻和電容可加以考慮，其是因DRAM的數(shù)據(jù)存取時間是強烈地依據(jù)這些參數(shù)。然而，當(dāng)通過制作較小的單位單元(unit cell)陣列尺寸以降低物理參數(shù)值時，數(shù)據(jù)存取時間變短，然而單元效率同時下降。因此，此方法具有一定的局限性。
同時，常規(guī)存儲體(norm bank)DRAM，其包含多個存儲體且工作在一種交錯(interleave mode)模式，以備研發(fā)出來用于高速數(shù)據(jù)輸入/輸出。
使用交錯模式的常規(guī)存儲體DRAM通過使用存儲體交錯法能夠在指定時間內(nèi)傳輸大量數(shù)據(jù)，在該方法中多個存儲體通過存儲體控制器控制以從每一存儲體連續(xù)輸出數(shù)據(jù)。亦即，即使來自一存儲體的片段數(shù)據(jù)被讀取或重新寫入，在附近一存儲體的另一個片段數(shù)據(jù)亦可同時被讀取。因此，看似連續(xù)數(shù)據(jù)出現(xiàn)在外部而無須重寫(re-writing)時間。為了達到此目的，每一存儲體本身有列解碼器和行解碼器，并且與其他存儲體獨立操作。
然而，使用交錯模式的常規(guī)存儲體DRAM，當(dāng)大量數(shù)據(jù)在相同存儲體中連續(xù)地存取時，會有無法高速讀取或?qū)懭氲膯栴}。亦即，DRAM的存取速度是實質(zhì)地依賴數(shù)據(jù)輸入或輸出模式。
按照另一種方法，提供了一種DRAM結(jié)構(gòu)，通過將DRAM與具有相對高的操作速度的SRAM(靜態(tài)RAM)的高速緩沖存儲體相結(jié)合而降低命中高速緩沖存儲器的存取時間。
因此，雖然SRAM和相同容量的DRAM比較，通常須4倍面積，但使用SRAM高速緩沖存儲體的DRAM的區(qū)域卻增加。同時，因早期的數(shù)據(jù)輸入/輸出機構(gòu)是在高速緩沖存儲器在數(shù)據(jù)存取產(chǎn)生未命中時執(zhí)行，所以存在有一個DRAM存取時間強烈地被數(shù)據(jù)存取模式影響的缺點。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種具有通用交錯模式的動態(tài)隨機存取存儲體(DRAM)，其是使用常規(guī)存儲體結(jié)構(gòu)作為數(shù)據(jù)輸入/輸出，且能夠在不考慮數(shù)據(jù)存取模式狀況下執(zhí)行高速數(shù)據(jù)輸入/輸出。
根據(jù)本發(fā)明的一實施例，高性能DRAM包括多個常規(guī)存儲體至少一個高速緩沖存儲體，其和常規(guī)存儲體具有相同存取方案，且與在讀取模式時選擇的常規(guī)存儲體一起選擇性地儲存數(shù)據(jù)；控制器，用于當(dāng)連續(xù)讀取命令產(chǎn)生至選定常規(guī)存儲體時，控制對高速緩沖存儲體和選定的常規(guī)存儲體的存取。
依據(jù)本發(fā)明的另一實施例，DRAM包括多個常規(guī)存儲體；第一和一第二高速緩沖存儲體，其與常規(guī)存儲體具有相同存取方案；及一控制器，用于當(dāng)讀取操作在常規(guī)存儲體之間交互地發(fā)生時，根據(jù)交錯(interleaving)方案輸出數(shù)據(jù)；當(dāng)在一選定的常規(guī)存儲體產(chǎn)生連續(xù)讀取命令時，使數(shù)據(jù)由選定的常規(guī)存儲體輸出并移至第一或第二高速緩沖存儲體。
包括常規(guī)存儲體結(jié)構(gòu)的DRAM，因具有和常規(guī)存儲體結(jié)構(gòu)相同的兩高速緩沖存儲體，當(dāng)數(shù)據(jù)連續(xù)地對相同存儲體存取時，本發(fā)明通過連續(xù)地存取數(shù)據(jù)而無須重寫(re-write)操作來提供高性能DRAM。在此狀況下，適當(dāng)?shù)貙?shù)據(jù)儲存至兩高速緩沖存儲體，可保存由于缺少重寫操作所導(dǎo)致的數(shù)據(jù)漏失。


本發(fā)明如上述和其他目的以及特點，將會通過結(jié)合附圖對下面的較佳實施例的敘述而趨于明顯，其中圖1是根據(jù)本發(fā)明的較佳實施例提供的DRAM方塊圖；圖2是敘述在圖1所顯示的DARM中，應(yīng)用常規(guī)存儲體和高速緩沖存儲體的方塊圖；圖3是表示在圖1所示的DARM中，應(yīng)用控制單元的方塊圖；圖4是表示包括在圖1所示的DARM中的每一存儲體的讀出放大器的電路圖；圖5至12是分別顯示在圖1中的表示DARM操作的波形圖；圖13是顯示提供具有提供電壓的數(shù)據(jù)儲存緩沖以高速地多次儲存數(shù)據(jù)至圖1所示的DRAM的方案的解釋電路圖；圖14是提供顯示利用圖13中所示的電路的數(shù)據(jù)儲存的模擬波形圖；和圖15是提供圖1所示DRAM的操作的模擬波形圖。
附圖標號100常規(guī)存儲體單元200高速緩沖存儲體300高速緩沖存儲體400控制單元500單元陣列600高速緩沖存儲體單元110，120，130，140，150，160存儲體111，113，115鎖存和寫入緩沖器112，114，116讀出放大器117，118，119多工器210，230，250讀出放大器220，240，260鎖存和寫入緩沖器270，280多工器411，412，413，414，415，416，417觸發(fā)器420命令解碼器430前置解碼器440地址比較器441比較區(qū)段442輸入?yún)^(qū)段
450存取控制器460輸出鎖存區(qū)段510前置充電區(qū)段520讀出放大器530數(shù)據(jù)輸入?yún)^(qū)段540數(shù)據(jù)輸入?yún)^(qū)段710單位單元720數(shù)據(jù)輸入緩沖器730連接器具體實施方式
下面將參考相關(guān)附圖敘述本發(fā)明的較佳實施例。所述實施例有肋于本領(lǐng)域的技術(shù)人員者實施本發(fā)明。
圖1是根據(jù)本發(fā)明的較佳實施例提供的DRAM方塊圖。
如圖1所示，本發(fā)明的DRAM包括具有多個常規(guī)存儲體(normalbanlk)bank0至bankN的常規(guī)存儲體單元100；包括一個或多個其和常規(guī)存儲體單元100具有相同數(shù)據(jù)存取方案的高速緩沖存儲體(cache bank)200及300的高速緩沖存儲體單元600，用于儲存由選定的常規(guī)存儲體，例如在讀取模式的bank0輸出的數(shù)據(jù)；和當(dāng)有用于選定的常規(guī)存儲體bank0的連續(xù)讀取命令時，用于控制常規(guī)存儲體，例如bank0，及高速緩沖存儲體200和300存取的控制單元400。
尤其是，兩高速緩沖存儲體200和300和其常規(guī)存儲體具有相同數(shù)據(jù)存取方案，且控制單元400當(dāng)對常規(guī)存儲體相互之間存在交錯讀存取時以交錯模式控制常規(guī)存儲體輸出數(shù)據(jù)，當(dāng)存在對所選擇的正常存儲體一連續(xù)的讀存取時，控制一所選擇的常規(guī)存儲器體輸出某些數(shù)據(jù)并且向第一或第二高速緩沖存儲體200或200輸出所述的某些數(shù)據(jù)。
圖2示出了在圖1所示的DARM中，應(yīng)用常規(guī)存儲體單元100和高速緩沖存儲體單元600的方塊圖。
如圖2所示，常規(guī)存儲體單元100包括鎖存和寫入緩沖器111，113和115，其擔(dān)任數(shù)據(jù)寫入和緩沖的角色，儲存符合地址信號的存儲體單位單元的數(shù)據(jù)，輸出讀出放大器112，114和116用于放大輸出數(shù)據(jù)，及多個存儲體110和160，其包括用于獨立輸入/輸出數(shù)據(jù)的單位單元和讀出放大器。
高速緩沖存儲體單元600，包括與常規(guī)存儲體單元100具有相同結(jié)構(gòu)的第一和第二高速緩沖存儲體單元200和300；用于鎖存由常規(guī)存儲體單元100輸出的數(shù)據(jù)的鎖存和寫入緩沖器220，240和260；傳送數(shù)據(jù)至第一高速緩沖存儲體單元200或第二高速緩沖存儲體單元300，以響應(yīng)來自控制單元400的控制信號；及讀出放大器210，230和250，用于放大第一和第二高速緩沖存儲體單元200和300的數(shù)據(jù)及輸出放大后的數(shù)據(jù)至常規(guī)存儲體單元100或至外部。第一和第二高速緩沖存儲體與其常規(guī)存儲體具有相同儲存容量。
當(dāng)數(shù)據(jù)儲存在bank0至bankN或高速緩沖存儲體200和300時，為了時序的同步化，具有多工器117，118，119，270和280，其操作以響應(yīng)不同的控制信號/WA，BA和CA。
圖3示出圖1中控制單元400的方塊圖。
如圖3所示，控制單元400是包括地址比較器440，用于確認是否有數(shù)據(jù)符合地址信號，即是否為第一和第二高速緩沖存儲體200和300中的存儲體地址和列地址；存取控制器450，用于依據(jù)地址比較器440的結(jié)果，產(chǎn)生控制信號CRR，CFR和CFW，以控制第一和第二高速緩沖存儲體200和300數(shù)據(jù)的存取，或產(chǎn)生控制信號BRR，BFR和BFW以控制常規(guī)存儲體單元100的數(shù)據(jù)存取；及一命令解碼器420，用于控制存取控制器450，以響應(yīng)控制信號/CS，/WE和/OE。
地址比較器440，包括一信號輸入?yún)^(qū)段442，其用于接收地址信號，及分類地址信號至符合多個存儲體之一的存儲體地址ba和符合存儲體中多重單位單元之一的單元地址ra；及一比較區(qū)段441，其用于接收存儲體地址ba和單元地址ra，及將其和存儲體地址和符合儲存在高速緩沖存儲體單元600中數(shù)據(jù)的單元地址比較。
另外，地址比較器440具有一第一觸發(fā)器412，其用于同步存儲體地址ba和單元地址ra，且具有時鐘ck，及輸出至比較區(qū)段441；一前置解碼器430，用于解碼來自第一觸發(fā)器412的單元地址ba及將其傳送至比較區(qū)段441；一第二觸發(fā)器412，其用于同步來自置解碼器430的單元地址ra和來自第一觸發(fā)器412的存儲體地址ba，且具有時鐘ck，并將其輸出；一第三觸發(fā)器415，其用于鎖存及同步來自比較區(qū)段441的輸出信號下一次命中/未命中(hit/miss)，且具有時鐘ck。
存取控制器450，是分別使用來自第三觸發(fā)器413的目前命中/未命中信號當(dāng)作判斷信號，以在當(dāng)前時鐘控制常規(guī)存儲體單元100和高速緩沖存儲體單元600，使用來自比較區(qū)段441的下一命中/未命中信號當(dāng)作判斷信號，以在下一時鐘控制常規(guī)存儲體單元100和高速緩沖存儲體單元600，使用來自第一觸發(fā)器412的存儲體地址下一ba當(dāng)作存儲體地址，以在下一時鐘時存取數(shù)據(jù)，及使用來自第二觸發(fā)器413的存儲體地址目前ba當(dāng)作存儲體地址，以在目前時鐘存取數(shù)據(jù)。
控制單元400還包括一輸出鎖存區(qū)段460，其用于設(shè)定來自存取控制器450的數(shù)據(jù)控制信號CRR，CFR，CFW的輸出時序，以控制常規(guī)存儲體單元100或高速緩沖存儲體單元600，及輸出單元地址ra的時序和來自第二觸發(fā)器412的存儲體地址ba。
輸出鎖存區(qū)段460由兩個觸發(fā)器416和417建構(gòu)而成。
同時，控制單元400還包括一第四觸發(fā)器411，其用于鎖存控制信號/CS，/WE，/OE等，及將其輸出至命令解碼器420，以將控制信號/CS，/WE，/OE等與來自第一觸發(fā)器412的輸出信號同步；及一第五觸發(fā)器414，其用于鎖存命令解碼器420的輸出信號，及將其輸出至存取控制器450，以將來自命令解碼器420的輸出信號與來自第二觸發(fā)器413的輸出信號同步。
參照圖4，圖4示出了在圖1中的各高速緩沖存儲體中包括的讀出放大器單元的電路圖。
如圖4所示，讀出放大器單元包括，一讀出放大器520，用于檢測及放大提供至位線且連接至單元陣列500的單位單元的位線BL和/BL信號；一預(yù)充電區(qū)段510，用于通過在讀出放大器520和單元陣列500之間短路或隔離，預(yù)充位線BL和/BL；一數(shù)據(jù)輸入?yún)^(qū)段530，用于提供數(shù)據(jù)路徑以儲存數(shù)據(jù)于單元陣列500的單位單元中；一數(shù)據(jù)輸出區(qū)段540，用于輸出由讀出放大器520的已放大信號。
圖5至12分別示出了圖1中顯示DRAM操作時的波形圖。
下文中，本發(fā)明DRAM操作的敘述是參照圖1至圖12。
因本發(fā)明的DRAM具有常規(guī)存儲體結(jié)構(gòu)，當(dāng)在不同存儲體間有連續(xù)存取時，數(shù)據(jù)輸出和重寫(re-written)是在一存儲體中通過雙向交錯模式(interleaving mode)進行的。且在重寫期間，另一存儲體可輸出數(shù)據(jù)。因此，具有交錯模式DRAM的存取時間tRC為傳統(tǒng)DRAM的一半。
圖5提供了當(dāng)數(shù)據(jù)由不同存儲體存取時，不具有交錯模式的數(shù)據(jù)輸出波形圖。另一方面，圖6提供了當(dāng)數(shù)據(jù)由不同存儲體存取時具有交錯模式的數(shù)據(jù)輸出波形圖。
參照圖5，在傳統(tǒng)DRAM中，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一地址AD0的第一數(shù)據(jù)D0是由第一存儲體輸出，然后，當(dāng)?shù)诙x取命令RD1輸入時，符合第二地址AD1的第二數(shù)據(jù)D1由第一存儲體輸出。在此例中，數(shù)據(jù)輸出所需時間為‘tRR’，其包括輸出時間和重寫時間(re-writing)，其中tRR表示在傳統(tǒng)DRAM中數(shù)據(jù)輸出所以需的時間。
接下來，如圖6所示，在本發(fā)明具有交錯模式的DRAM中，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一地址AD0的第一數(shù)據(jù)D0由第一存儲體輸出，然后，當(dāng)?shù)诙x取命令RD1輸入時，符合第二地址AD1的第二數(shù)據(jù)D1由第二存儲體輸出。接著，當(dāng)?shù)谌x取命令RD2輸入時，符合第三地址AD2的第三數(shù)據(jù)D2再次由第一存儲體輸出。此例中，因第二和第三數(shù)據(jù)D1和D2是在第一數(shù)據(jù)D0輸出后連續(xù)輸出，數(shù)據(jù)輸出的所需時間變成0.5tRR。這是因為存儲體可在另一個存儲體重寫數(shù)據(jù)時連續(xù)地輸出數(shù)據(jù)。結(jié)果，當(dāng)數(shù)據(jù)交互地由不同存儲體輸出時，具有交錯模式的數(shù)據(jù)輸出所需時間為0.5tRR。
然而，如上所述，在交錯模式中，如圖5所示，當(dāng)使用數(shù)據(jù)存取模式以連續(xù)地存取單一存儲體時，數(shù)據(jù)輸出所需時間變成tRR。
當(dāng)使用數(shù)據(jù)存取模式以連續(xù)地存取單一存儲體時，本發(fā)明建議用兩個相同結(jié)構(gòu)的高速緩沖存儲體當(dāng)作常規(guī)存儲體，及一高速輸出數(shù)據(jù)的微核心(micro core)操作命令，以保持存取時間低于‘0.5tRR’。
在傳統(tǒng)DRAM中，讀取模式的操作如下字線啟動—充電共享—檢測—還原—預(yù)充電。在本發(fā)明中所建議的微核心操作包括第一快速讀取命令tFR和快速寫入命令tFW?？焖僮x取命令tFR的操作如下字線啟動—充電共享—檢測—預(yù)充電?？焖賹懭胫噶顃FW的操作如下字線啟動—還原—預(yù)充電。
首先，當(dāng)讀取命令和地址輸入時，符合的數(shù)據(jù)是通過快速讀取命令tFR的操作而輸出。因第一快速讀取命令無法還原數(shù)據(jù)，位線保持充電共享狀態(tài)。在此，數(shù)據(jù)謹通過讀出放大器操作可被連續(xù)地讀取。換言之，存取時間是在交錯模式中，因不需要時間來還原數(shù)據(jù)，數(shù)據(jù)可在‘0.5tRR’內(nèi)輸出。
此例中，因被讀取一次的數(shù)據(jù)不還原在單元中且可能漏失，快速寫入命令tFR，在讀取操作瞬間，通過在高速緩沖存儲體中儲存數(shù)據(jù)幫助數(shù)據(jù)保持。
快速寫入命令tFW需要較快速讀取命令tFR更多時間，因常規(guī)而言寫入數(shù)據(jù)較讀取數(shù)據(jù)需要更多時間。因此，根據(jù)本發(fā)明的DRAM是設(shè)計為具有以下條件tFR＜＝tFW＜＝0.5tRR。
圖7提供了當(dāng)數(shù)據(jù)通過使用如上述的快速讀取命令和快速寫入命令，由存儲體連續(xù)地輸出時的操作波形圖。
如圖7所示，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一單元地址AD0的第一數(shù)據(jù)D0由第一存儲體輸出。在此，快速讀取命令tFR使數(shù)據(jù)D0在沒有還原下輸出，另一方面，快速寫入命令tFW使數(shù)據(jù)D0移動且存入高速緩沖存儲體。在此，單元地址AD0至AD11表示在一存儲體中的地址。
接著，根據(jù)輸入第二命令RD1，符合第二單元地址AD1的第二數(shù)據(jù)D1被輸出。此例中，因不須連續(xù)輸出數(shù)據(jù)，數(shù)據(jù)是根據(jù)較早讀取命令還原。在此，MAX(tFW，0.5*tRR)指快速寫入命令tFW的操作時間小于0.5tRR。
圖8為數(shù)據(jù)由第一存儲體輸出后，當(dāng)相同數(shù)據(jù)由高速緩沖存儲體連續(xù)輸出時的波形圖。亦即，圖8顯示當(dāng)有連續(xù)數(shù)據(jù)在相同高速緩沖存儲體中的操作。
參照圖8，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一地址AD0的第一數(shù)據(jù)D0由第一存儲體輸出。在此，控制單元400接收第一單元地址AD0并確定高速緩沖存儲體命中或未命中以控制第一高速緩沖存儲體。因此，第一數(shù)據(jù)D0是由第一高速緩沖存儲體輸出，和根據(jù)第二命令RD1，符合第二單元地址AD1的第二數(shù)據(jù)D1由第一高速緩沖存儲體輸出。
在此，因第二讀取命令RD1跟隨第一數(shù)據(jù)D0，接下來，符合第二單元地址AD1的第二數(shù)據(jù)D1同時在第一高速緩沖存儲體中(當(dāng)連續(xù)命中發(fā)生在第一高速緩沖存儲體中)。在此，由于沒有時間還原先輸出的第一數(shù)據(jù)D0，所以第一數(shù)據(jù)D0輸出的同時，第一數(shù)據(jù)D0是通過使用快速寫入命令tFW移回已儲存第一數(shù)據(jù)D0的第一存儲體，然后第二數(shù)據(jù)D1輸出。第二數(shù)據(jù)D1可被正常地儲存。因此，無論何時連續(xù)數(shù)據(jù)由第一高速緩沖存儲體輸出時，該數(shù)據(jù)可在‘0.5tRR’內(nèi)輸出。
為了如上述的操作，在圖3中控制單元400的地址比較器440接收用于下一操作的下一ba和下一ra地址，確定用于下一地址的下一命中/未命中和現(xiàn)在地址的現(xiàn)在命中/未命中，同時，將其輸出至存取控制器450。同時響應(yīng)于至常規(guī)存儲體單元100和高速緩沖存儲體單元600的各命令，該控制器450輸出控制信號BRR，BFR，和BWR給存儲體，及控制信號CRR，CFR，和CFW給高速緩沖存儲體。
圖9是在連續(xù)數(shù)據(jù)是由一存儲體存取的情況下，當(dāng)一段數(shù)據(jù)由常規(guī)存儲體輸出和另一段數(shù)據(jù)由高速緩沖存儲體輸出時，在常規(guī)存儲體和高速緩沖存儲體之間的交錯操作的波形圖。
如圖9所述，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一單元地址AD0的第一數(shù)據(jù)D0由第一存儲體輸出。接著，當(dāng)?shù)诙x取命令RD1輸入時，符合第二單元地址AD1的第二數(shù)據(jù)D1由第一高速緩沖存儲體輸出。此例中，雖然各數(shù)據(jù)被還原而無須快速讀取命令tFR和快速寫入命令tFW的操作，在外部看來似乎數(shù)據(jù)連續(xù)輸出在0.5tRR內(nèi)。
圖10表示當(dāng)四個連續(xù)存取發(fā)生在一個存儲體中，且另四個連續(xù)存取發(fā)生在相同存儲體中的操作波形圖。在此，所有第一讀取命令RD0至第八讀取命令RD7用于一存儲體的存取命令。
參照圖10，當(dāng)?shù)谝蛔x取命令RD0輸入時，符合第一單元地址AD0的第一數(shù)據(jù)D0，根據(jù)快速讀取命令tFR由第一存儲體輸出。同時，響應(yīng)第一寫入命令tFW第一數(shù)據(jù)D0移至第一高速緩沖存儲體。接著，符合第二和第三讀取命令RD1和RD2的第二和第三數(shù)據(jù)D1和D2，根據(jù)快速讀取命令tFR由第一存儲體輸出。同時，第二和第三數(shù)據(jù)D1和D2移至第一高速緩沖存儲體。
接著，當(dāng)?shù)谒淖x取命令RD3輸入，符合第四單元地址AD3的第四數(shù)據(jù)D3從根據(jù)不是快速讀取命令tFR而是傳統(tǒng)讀取命令執(zhí)行常規(guī)還原操作的存儲體輸出。這是因為下一個數(shù)據(jù)可由第一高速緩沖存儲體直接輸出，因下一個被輸出數(shù)據(jù)是儲存在第一高速緩沖存儲體中。
然后，當(dāng)?shù)谖搴偷诹x取命令RD4和RD5輸入時，響應(yīng)于第一讀取命令tFR第一和第二數(shù)據(jù)D0和D1由第一高速緩沖存儲體輸出。同時，第一和第二數(shù)據(jù)D0和D1根據(jù)快速寫入命令tFW，再次移入第一存儲體。然后，對于第七讀取命令RD6，第三數(shù)據(jù)D2由第一高速緩沖存儲體輸出，且對于第八讀取命令RD7，第四數(shù)據(jù)D3由第一存儲體輸出。對于第七和第八讀取命令RD6和RD7，不需要使用快速讀取命令tFR和快速寫入命令tFW。這是因為數(shù)據(jù)可通過施行交錯操作而被輸出，其因數(shù)據(jù)D2和D3儲存在第一存儲體和第一高速緩沖存儲體中。
因此，當(dāng)數(shù)據(jù)由一存儲體連續(xù)輸出時，在外部看來似乎數(shù)據(jù)在每個0.5tRR內(nèi)輸出。
圖11示出了當(dāng)在一個存儲體中四個連續(xù)數(shù)據(jù)存取產(chǎn)生，接著四個連續(xù)數(shù)據(jù)存取產(chǎn)生在另一個存儲體中時數(shù)據(jù)存操作的波形圖。
如圖11所示，當(dāng)?shù)谝蛔x取命令RD0輸入時，響應(yīng)于快速讀取命令tFR符合第一單元地址AD0的第一數(shù)據(jù)D0輸出至第一存儲體。同時，根據(jù)快速讀取命令tFR第一數(shù)據(jù)D0移至第一高速緩沖存儲體。然后，用于第二和第三讀取命令RD1和RD2的第二和第三數(shù)據(jù)D1和D2是輸出，以響應(yīng)快速讀取命令tFR。同時，第二和第三數(shù)據(jù)D1和D2移至根據(jù)第一寫入命令tFW的第一高速緩沖存儲體。接著，當(dāng)?shù)谒淖x取命令RD3輸入時，符合第四單元地址AD3的第四數(shù)據(jù)D3是由存儲體輸出，且此例中，還原操作的發(fā)生并非根據(jù)快速讀取命令tFR，而是根據(jù)傳統(tǒng)讀取命令。上文中，該操作由圖10說明。
接著，當(dāng)?shù)谖遄x取命令RD4輸入時，響應(yīng)于快速讀取命令tFR，符合第二存儲體的第一單元地址AD0的第五數(shù)據(jù)D4從第二存儲體輸出。同時，在快速寫入命令tFW的控制下，第五數(shù)據(jù)D4移至第一高速緩沖存儲體(在圖11中E)。此例中，因第一數(shù)據(jù)D0是已經(jīng)儲存在符合第一高速緩沖存儲體的地址AD0的單元中，第五數(shù)據(jù)D4將被移入其中，第一數(shù)據(jù)D0是由第五讀取命令RD4執(zhí)行前的第一高速緩沖存儲體再次移入第一存儲體(圖11中A)。
接著，對于第六和第七讀取命令RD5和RD6，響應(yīng)于快速讀取命令tFR，在第二存儲體中分別地符合單元地址AD1和AD2的第六和第七數(shù)據(jù)D5和D6由第二存儲體輸出。同時，根據(jù)快速寫入命令tFW第六數(shù)據(jù)D5移至第二高速緩沖存儲體，并且響應(yīng)于快速讀取命令tFW第七數(shù)據(jù)D6存入第一高速緩沖存儲體(在圖11中D)。在此，因在第一高速緩沖存儲體中具有備妥的數(shù)據(jù)D1，相應(yīng)于第一存儲體中的相同地址A1，第六數(shù)據(jù)D5并非移入第一高速緩沖存儲體，而是移入第二高速緩沖存儲體(在圖11中B)。同時，第七數(shù)據(jù)D6是移入第一高速緩沖存儲體，因第三數(shù)據(jù)D2是再次移入第一存儲體(在圖11中C)。
如上所述，兩高速緩沖存儲體在數(shù)據(jù)存取時是必須的。因此，若應(yīng)用兩高速緩沖存儲體，本發(fā)明的DRAM可隨時在0.5tRR內(nèi)輸出數(shù)據(jù)，而不拘數(shù)據(jù)的形式。
圖12是提供一操作波形圖，其用于顯示當(dāng)在三個存儲體中連續(xù)存取時，各存儲體中的數(shù)據(jù)是在0.5tRR范圍內(nèi)輸出。
如圖12所示，對于第一至第三讀取命令RD0至RD2，根據(jù)快速讀取命令tFR，符合單元地址AD0至AD2的數(shù)據(jù)D0至D2從第一存儲體輸出，同時，響應(yīng)于該快速寫入命令tFW，數(shù)據(jù)D0至D2被傳送至第一高速緩沖存儲體。然后，對于第四讀取命令RD3，符合第四單元地址AD3的數(shù)據(jù)D3是由第一存儲體輸出。同時，還原操作是通過正常速度讀取命令而非快速讀取命令tFR來執(zhí)行。
接下來，對于第五至第七讀取命令RD4至RD6，根據(jù)快速讀取命令tFR符合單元地址AD0至AD2的數(shù)據(jù)D4至D6從第二存儲體輸出，同時，響應(yīng)于該快速寫入命令tFW，數(shù)據(jù)D0至D2被傳送至第二高速緩沖存儲體。然后，對于第八讀取命令RD7，符合第二存儲體中的第四單元地址AD3的第八數(shù)據(jù)D7不是根據(jù)快速讀取命令而是根據(jù)傳統(tǒng)讀取命令由第二存儲體來輸出，其正常地還原數(shù)據(jù)。
然后，當(dāng)?shù)诰抛x取命令RD8輸入時，根據(jù)快速讀取命令tFR，符合第三存儲體中的第一單元地址AD0的第九數(shù)據(jù)D8被輸出，并且此時響應(yīng)于第一寫入命令tFW，第九數(shù)據(jù)D8移至第一高速緩沖存儲體(在圖12中E)。此例中，因第一數(shù)據(jù)D0已儲存在符合第九數(shù)據(jù)D8將被移入的第一高速緩沖存儲體的地址AD0的單元中，第一數(shù)據(jù)D0在第九讀取命令RD8輸入前，由第一高速緩沖存儲體再次移入第一存儲體(在圖12中A)。接著，對于第十和第十一讀取命令RD9和RD10，響應(yīng)于第一快速讀取命令tFR，符合第三存儲體中單元地址AD9和AD10的第十和第十一數(shù)據(jù)D9和D10由第三存儲體輸出。此時，分別地，根據(jù)快速讀取命令tFW，第十?dāng)?shù)據(jù)D9移至第二高速緩沖存儲體(圖12中F)，和響應(yīng)于快速寫入命令tFW，第十一數(shù)據(jù)D10移至第一高速緩沖存儲體(在圖12中F)。在此，因在第一高速緩沖存儲體已有數(shù)據(jù)D1，符合在第三存儲體中的相同地址A1，所以第十?dāng)?shù)據(jù)D9并非移入第一高速緩沖存儲體，而是移入第二高速緩沖存儲體(在圖12中B)。然而在此例中，在第二高速緩沖存儲體中的數(shù)據(jù)D5必須再次移入第二存儲體，因在第二高速緩沖存儲體中已具有數(shù)據(jù)D5，符合第三存儲體中的單元地址AD1。此時，第十一數(shù)據(jù)D10移入第一高速緩沖存儲體，因第三數(shù)據(jù)D2再次移入第一存儲體(在圖12中C)。
如上所述，在包含三個存儲體的DRAM中，必須有兩個高速緩沖存儲體連續(xù)地存取各存儲體中的數(shù)據(jù)，并且若DRAM包括兩個高速緩沖存儲體，不論其數(shù)據(jù)模式如何，數(shù)據(jù)可在0.5tRR內(nèi)連續(xù)地輸出至外部。
換言之，雖然存儲體的數(shù)目增加或數(shù)據(jù)模式變的更復(fù)雜，當(dāng)具有兩個高速緩沖存儲體時，數(shù)據(jù)可在0.5tRR內(nèi)連續(xù)地輸出至外部。
常規(guī)而言，當(dāng)數(shù)據(jù)‘1’被寫入的需要時間是較當(dāng)數(shù)據(jù)‘0’被寫入或讀取時間為長。因此，本發(fā)明建議一種方法，其在數(shù)據(jù)‘1’被寫入時，通過提供較高電源電壓至儲存路徑中的緩沖器(buffer)，可降低數(shù)據(jù)寫入的所需時間。
圖13示出了圖1所示DARM中用來提供多種電壓源至數(shù)據(jù)儲存緩沖器以高速儲存數(shù)據(jù)的電路圖。
如圖13所示，具有包括晶體管和電容器的單位單元710；用于選擇性地提供一第一提供電壓VDD_core和較第一提供電壓為高的一第二提供電壓VDD_peri的數(shù)據(jù)輸入緩沖器BUF720；和用于連接單位單元710及數(shù)據(jù)輸入緩沖器720的連接器730。
第一提供電壓VDD_core經(jīng)常提供至數(shù)據(jù)輸入緩沖器720。但是，當(dāng)用于高速儲存的提升信號輸入時，能夠經(jīng)由路徑x較快速地儲存數(shù)據(jù)，其是因通過較第一提供電壓VDD_core為高的第二提供電壓VDD_peri提供至數(shù)據(jù)輸入緩沖器720而使數(shù)據(jù)輸入緩沖器的驅(qū)動能力增加。
圖14是提供一模擬波形圖，其用于顯示使用圖13中所示電路的數(shù)據(jù)儲存。
如圖14所示，在字線致能期間，數(shù)據(jù)快速地儲存，其是因第二提供電壓源VDD_peri在第一期間提供至輸入緩沖器720，并且第一提供電壓源VDD_core在第二期間提供至輸入緩沖器720。
圖15是表示一模擬波形圖，其用于顯示圖1中所示DRAM的快速讀取命令操作。
如圖15中所示，已有數(shù)據(jù)‘1’儲存在單元‘a(chǎn)’中，及數(shù)據(jù)‘0’儲存在單元‘b’中。然而，確認的是單元‘a(chǎn)’中的數(shù)據(jù)‘1’及單元‘b’中的數(shù)據(jù)‘0’，在字線WLa和WLb致能后，不會被保存，其是因在已儲存數(shù)據(jù)提供至位線BL和/BL時，缺少還原操作。
本發(fā)明使快速地輸出連續(xù)數(shù)據(jù)成為可能，其是通過使用兩個高速緩沖存儲體和一個常規(guī)存儲體，雖然在數(shù)據(jù)存取時各存儲體會作非正規(guī)的改變。因此，數(shù)據(jù)可被快速地存取而不需考慮數(shù)據(jù)模式，并且因兩個高速緩沖存儲體與DRAM的單位單元具有相同結(jié)構(gòu)，所以沒有面積增加問題。
雖然本發(fā)明是根據(jù)特定的較佳實施例而敘述，但本領(lǐng)域的普通技術(shù)人員可以在不偏離本發(fā)明中下列權(quán)利要求書的范疇內(nèi)，作各種的變化和修正是極為明顯的。
權(quán)利要求
1.一種動態(tài)隨機存取存儲體，包括多個常規(guī)存儲體至少一高速緩沖存儲體，其和常規(guī)存儲體具有相同存取方案，與在讀取模式的選定常規(guī)存儲體選擇性地儲存數(shù)據(jù)；和一控制裝置，當(dāng)連續(xù)讀取命令產(chǎn)生至選定常規(guī)存儲體時，用于控制高速緩沖存儲體和常規(guī)存儲體的存取。
2.如權(quán)利要求1所述的動態(tài)隨機存取存儲體，其中常規(guī)存儲體和高速緩沖存儲體具有相同單元陣列。
3.一種動態(tài)隨機存取存儲體，包括多個常規(guī)存儲體；第一和一第二高速緩沖存儲體，其與常規(guī)存儲體具有相同存取方案；及一控制裝置，用于在讀取操作交互地發(fā)生在常規(guī)存儲體彼此之間時，根據(jù)交錯方案輸出數(shù)據(jù)；當(dāng)連續(xù)讀取命令產(chǎn)生于一選定常規(guī)存儲體時，使數(shù)據(jù)輸出由選定的常規(guī)存儲體移至第一或第二高速緩沖存儲體。
4.如權(quán)利要求3所述的動態(tài)隨機存取存儲體，其中控制裝置在當(dāng)讀取選定常規(guī)存儲體產(chǎn)生時，使數(shù)據(jù)移至第一或第二高速緩沖存儲體輸出，及移至選定常規(guī)存儲體。
5.如權(quán)利要求1所述的動態(tài)隨機存取存儲體，其中控制裝置包括一地址比較裝置，用于比較若數(shù)據(jù)符合地址信號時，其是否在高速緩沖存儲體中；一存取控制裝置，用于依據(jù)地址比較裝置的結(jié)果，控制高速緩沖存儲體和常規(guī)存儲體的數(shù)據(jù)存??；及一命令解碼裝置，用于控制存取控制裝置。
6.如權(quán)利要求5所述的動態(tài)隨機存取存儲體，其中地址比較裝置包括一輸入裝置，接收地址信號并將其分類為符合常規(guī)存儲體之一的存儲體地址，和符合常規(guī)存儲體中單位單元之一的單元地址；和一比較裝置，用于接收存儲體地址及單元地址，并依據(jù)高速緩沖存儲體中的數(shù)據(jù)，比較其存儲體地址及單元地址。
7.如權(quán)利要求6所述的動態(tài)隨機存取存儲體，還包括一第一觸發(fā)器，用于同步存儲體地址和單元地址，自具有時鐘的輸入裝置至因而輸出的已同步存儲體地址，及單元地址至比較裝置；一前置解碼器，用于解碼了來自第一觸發(fā)器的同步單元地址，從而輸出的解碼的單元地址；一第二觸發(fā)器，用于同步來自前置解碼器的已解碼單元地址，及來自第一觸發(fā)器的具有該時鐘的已同步的存儲體地址；及一第三觸發(fā)器，用于鎖存和同步來自比較裝置的具有該時鐘的輸出信號。
8.如權(quán)利要求7所述的動態(tài)隨機存取存儲體，其中存取控制裝置使用來自第三觸發(fā)器的信號當(dāng)作判斷信號，以在目前時鐘期間控制常規(guī)存儲體和高速緩沖存儲體；來自比較裝置的信號作為判斷信號，以在下一脈沖期間控制常規(guī)存儲體和高速緩沖存儲體；來自第一觸發(fā)器的存儲體地址信號作為在下一脈沖期間存取數(shù)據(jù)的存儲體地址信號；及來自第二觸發(fā)器的存儲體地址信號作為在目前脈沖期間存取數(shù)據(jù)的存儲體地址信號。
9.如權(quán)利要求7所述的動態(tài)隨機存取存儲體，還包括一鎖存裝置，用于設(shè)定在存取控制裝置中用于控制常規(guī)存儲體或高速緩沖存儲體的數(shù)據(jù)控制信號，及來自第二觸發(fā)器的單元地址和存儲體地址，之間的輸出時序。
10.如權(quán)利要求9所述的動態(tài)隨機存取存儲體，還包括一第四觸發(fā)器，用于同步具有第一觸發(fā)器輸出信號的輸入控制信號，及輸出同步控制信號至命令解碼裝置；及一第五觸發(fā)器，用于鎖存命令解碼裝置的輸出信號，及輸出鎖存信號至存取控制裝置，以同步具有第二觸發(fā)器輸出信號的命令解碼裝置的輸出信號。
11.如權(quán)利要求1所述的動態(tài)隨機存取存儲體，其中多個常規(guī)存儲體包括多個檢測放大裝置，以放大儲存在各單位單元的信號，其中該檢測放大裝置包括一讀出放大器，用于放大連接至常規(guī)存儲體中的單位單元而提供至位線的信號；一預(yù)充電裝置，用于預(yù)充電位線，或在讀出放大器和單位單元之間短路或隔離；一數(shù)據(jù)輸入裝置，提供數(shù)據(jù)路徑，以通過讀出放大器儲存數(shù)據(jù)至單位單元；一數(shù)據(jù)輸出裝置，提供數(shù)據(jù)路徑，以通過讀出放大器輸出單位單元中的儲存數(shù)據(jù)。
全文摘要
使用常規(guī)存儲體結(jié)構(gòu)作為數(shù)據(jù)輸入/輸出，具通用交錯(interleaving)方案的動態(tài)隨機存取存儲體(DRAM)。該DRAM可提供不須考慮數(shù)據(jù)存取模式的高性能。為了實現(xiàn)此高性能，該DRAM包括多個常規(guī)存儲體；至少一個高速緩沖存儲體，其是和常規(guī)存儲體具有相同存取方案，且與選自讀取模式的常規(guī)存儲體選擇性地儲存數(shù)據(jù)；一控制器，其用于當(dāng)連續(xù)讀取命令產(chǎn)生至選定常規(guī)存儲體時，控制和存取高速緩沖存儲體和選定的常規(guī)存儲體。
文檔編號G06F12/00GK1469391SQ0311016
公開日2004年1月21日 申請日期2003年4月15日 優(yōu)先權(quán)日2002年7月19日
發(fā)明者鞠廷勛, 洪祥熏, 金世埈 申請人:海力士半導(dǎo)體有限公司