專利名稱：標記模式驅(qū)動器的制作方法
技術領域：
本發(fā)明一般涉及長距離發(fā)信號，并且更明確地說涉及長距離上的脈沖傳播和接收。
背景技術：
由于互連寄生效應和時鐘時滯/抖動，在實踐中很難在晶片上經(jīng)長距離高速同步地發(fā)信號。在晶片領域中可能的解決方法(諸如使用寬、低損耗跡線和PLL、差動接收器等)或者待用于整個晶片上的金屬使用通常是太過剩了。
依據(jù)導線的電阻率和發(fā)送信號[1]的上升/下降時間的不同，晶片上的互連以信號傳播的RC模式或LC模式運行。
如今，逐漸增長的導線、較高運行頻率和通過銅互連的較低電阻率致使產(chǎn)生在晶片上所展示的LC(傳輸線)模式行為。阻尼振蕩(Ringing)和超調(diào)(overshoot)可能在不正確的端接線上發(fā)生。處理此情況的通常方法涉及將長傳輸線分割為較短的部分(其中看不到LC效應)并周期性地插入與所述線串聯(lián)的中繼器(CMOS反相器)。由于反相器延遲，此徹底地降低了有效傳播速度并且另外使得關于反相器特征的延遲為可變。這個后者的問題引起了同步總線中的數(shù)據(jù)時滯和抖動，其限制了可用頻率的操作。
由于能量消耗問題和面積約束，所以與終端一同使用經(jīng)正確設計的傳輸線的選擇，盡管對50GHz[2]可行，但很少被采用(大部分晶片上網(wǎng)絡電路需要PLL/DLL和差動接收器、發(fā)送器等)。

發(fā)明內(nèi)容
此文件概述了新電路和互連排列，其通過使用“標記(blip)”驅(qū)動器(意指具有+Ve或-Ve極性的瞬時脈沖激發(fā)的驅(qū)動器)連同偽差動信號和來自自偏移反相器接收器的探測從而能夠以低能量消耗開發(fā)LC行為。
根據(jù)本發(fā)明的一個實施例的一個系統(tǒng)是用于在有耗介質(zhì)上通信的系統(tǒng)。所述系統(tǒng)包括一個第一電源導線、一個第二電源導線、一個有耗傳輸線、一個雙極性脈沖驅(qū)動器和一個自偏移接收器。所述第一電源導線提供一個第一電源電壓并且所述第二電源導線提供一個第二電源電壓。所述有耗傳輸線被布線于在所述第一和第二電源導線之間。所述雙極性脈沖驅(qū)動器被連接到所述第一和第二電源電壓之間并且其具有一個連接到所述有耗傳輸線的輸出。所述雙極性脈沖驅(qū)動器被配置為經(jīng)所述有耗傳輸線發(fā)送負向或正向脈沖。所述自偏移接收器被連接到所述第一和第二電源電壓之間，并且其具有一個連接到所述有耗傳輸線以接收所述負向或正向脈沖的輸入。所述自偏移接收器具有一個大約等于所述第一和第二電源電壓之間差值的一半的偏移點并且其放大所接收的脈沖從而為各個脈沖提供數(shù)字邏輯電平。


圖1A/D21展示出在經(jīng)配置以創(chuàng)建多位信號路徑的晶片上所提出的互連布局的橫截面圖；圖1B/D21為發(fā)送器驅(qū)動器/接收器放大器/偏移的電路圖；圖1C/D21為說明存在L、C和耦合的等效電路(減小導線中的電阻)；圖2A/D22展示出在4相時鐘的1相周期期間由驅(qū)動器驅(qū)動以4GHz運行的電路的模擬Spice結果；
圖2B/D22展示出沿傳輸線在各點處的信號；圖3/D23展示出使用轉(zhuǎn)換發(fā)信號的發(fā)送器電路；圖4/D24展示出接收器電路；圖5展示出能夠附著到4導線傳輸線的一組電路；圖6展示出柵格中RTWO的4相布局；圖7展示出具有高電感和數(shù)據(jù)傳送的4相方案；和圖8展示出使用多GHz旋轉(zhuǎn)分布和局部劃分的次GHz計時(sub-GHzclocking)。
具體實施例方式
使用“標記”模式驅(qū)動器和多相鎖定旋轉(zhuǎn)時鐘的高速晶片上互連用于信號產(chǎn)生和采樣定時。
“標記模式”驅(qū)動器電路、互連布局和RTWO同步的組合可達到非常高速度的晶片上數(shù)據(jù)傳送，如70pS的飛躍時間內(nèi)傳送10mm，并且其在互連、激活區(qū)域和能量消耗方面非常經(jīng)濟。對于多相運行和旋轉(zhuǎn)鎖定的改進同樣是可能的。
應注意在全文中參考4相系統(tǒng)。這是通過實例而說明，并且1相、2相、8相或任意數(shù)目的相位可用作電路的基礎。RTWO時鐘發(fā)生器是優(yōu)選的，但應了解可以應用其它時鐘發(fā)生器。
電路/互連描述圖1A/D21展示出在此處經(jīng)配置以創(chuàng)建多位信號路徑的晶片上所提出的互連布局的橫截面圖。各個信號夾在電源(VDD)與地(VSS)線之間以形成同軸傳輸線從而自點TX向RX傳送電信號。在具有SiO2電介質(zhì)的CMOS上，速率為0.5c(其中c為光速)即相當于7pS每mm?？蓪⑾路降拇怪辈季€樣式組合在相應的VDD、VSS點處以形成電力網(wǎng)(power grid)。信號路徑也可改變層并且因此改變方向。不限于正交布線，布局也可按45度的布局規(guī)則進行。
圖1B/D21為發(fā)送器驅(qū)動器/接收器放大器/偏移的電路圖。典型的值為傳輸線長度4mm金屬類型鋁/銅，厚度1微米線寬信號1微米，電源2微米阻抗～50歐姆晶體管寬度--全部0.18u CMOS，柵極長度＝0.18uN1 20u N2 20u N3 20uP1 50u P2 50u P3 50u電阻器 RFB 400歐姆電源電流合計2.2mA TX、RX，當在1.5V活動時，提供4Gbps的速度(比較Cinterconnect*V*F/2＝2mA--僅驅(qū)動具有全高NRZ信號的電容的等價電流。)在運行中，受發(fā)送器位置的局部時鐘信號控制的數(shù)據(jù)流用脈沖發(fā)送_send 1或send 0信號。電流限制脈沖以用于介質(zhì)的光速(對于SiO2而言，eR＝3.9，Vp＝root(3.9)*c)流動穿過N1或P1向下到所述的線。
圖2A/D22給出在4相時鐘的1相周期期間，由驅(qū)動器驅(qū)動在4GHz下運行的電路的模擬Spice結果。
應注意的某些細節(jié)1.終端阻抗為N2、P2+RFB的1/跨導的組合，并且其可能高于所述線的阻抗?？蛇_到比預期所接收信號更高的信號，但由于所述線的有耗特性，所以反射不是問題(在TX發(fā)送的能量幾乎沒有返回--參見下文)。
2.信號導線的電阻可高達所述阻抗的5倍并且因此其產(chǎn)生很大的損耗和分散。
3.兩種模式為可運行的1.LC傳輸線模式，和2.低頻模式(slower mode)，其中N2、P2、RFB的有效終端阻抗與TXRX線的全部電容共同起作用來形成高通濾波器。
4.“標記”持續(xù)時間可遠遠小于總時鐘循環(huán)時間。
通過使用信號上可能的最小寬度和網(wǎng)線(screen wire)來達到最高的配線密度。使用可能的最小寬度同時賦予傳輸線類型以高速率[1]導致調(diào)整截面大小從而展現(xiàn)出具有大約為所述線的阻抗(ZO)的2倍到4倍的電阻。通常，因為對于常用的NRZ編碼而言，所接收到的振幅與數(shù)據(jù)樣式極其相關并且不容易被檢測出，所以此類衰減很難處理。
使用短持續(xù)時間“標記”用于兩個目的1.節(jié)能，因為驅(qū)動器僅被激活持續(xù)時鐘循環(huán)的一個很短部分。
2.當有耗互連介質(zhì)及時展開脈沖時解決其衰減問題，其原因在于自偏移接收器的終端有效電阻將用于下一個脈沖的中間供應偏移及時恢復以使用RC作用降低導線。
關鍵在于各個新脈沖不帶有上一個脈沖的任何殘余而被接收，并且因此可使接收器具有高靈敏度，在此情形中使用涉及第二反相器N3、P3的2級放大。
將此與在路徑上經(jīng)歷這么大衰減的任何類型的NRZ信號格式進行對比，后者將需要特定預補償方法以避免接收放大器內(nèi)產(chǎn)生樣式相關的DC漂移。
(另一個可由相同驅(qū)動器電路實現(xiàn)的選擇為Manchester編碼，但此將遭受能量消耗)VDD和VSS導線用來屏蔽信號線，所述信號線位于VDD、VSS之間的中央位置并且因此對于電源線上的預期差動模式電涌展現(xiàn)出極少的磁性或電容性信號注入。
另外，通過慎重選擇電源線寬度對信號線寬度和間距的比值可導致消除從一個信號線到下一個信號線的耦合磁噪聲。
最后，選擇N2、P2接收器電路的N/P比值以用于約0.5×VDD的自偏移電壓。此消除了在接收器末端的電源電壓上差動擺動的信號放大。
從整體上說，所述電路由于下列原因而具有很好的抗噪聲能力規(guī)范的差動電源噪聲不影響所接收到的信號；
同軸電纜構造屏蔽了信號線；終端(自偏移)與信號線形成高通濾波器而濾去來自電源和信號耦合的較低頻率的噪聲；VDD、VSS配線沒有被浪費并且其運轉(zhuǎn)以向晶片周圍供電。
有趣的是，其與信號線共享的互耦電容有助于使電源退耦。
重要的是，所述線不僅是點對點的數(shù)據(jù)鏈路，而且還可充當真總線。信號可沿所述線的任何部位分出抽頭。
圖2B/D22繪制了沿傳輸線的許多不同點上的信號。各個抽頭點可驅(qū)動一個類似于N2、P2、N3、P3的電路，但是(1)沒有RFB--僅遠端需要自偏移電路，或(2)在較高值的檢測器上使用RFB來沿所述長度分布偏移。由于高電阻信號線，可允許反相器偏壓的失配。中間探測器的AC耦合也是實際的。
在不同抽頭點處的數(shù)據(jù)將被相位地延遲，因此接入數(shù)據(jù)線的最好位置為其跨越RTWO線的點。此處，可使用最好的相位(4相中的1相或無論存在多少相位中的1相)來對數(shù)據(jù)進行采樣并使其同步。
圖1C/D21為說明存在L、C和耦合的等效電路(減小導線中的電阻)。
通過使用來自局部時鐘的一個邊沿觸發(fā)的單穩(wěn)態(tài)電路或通過4相旋轉(zhuǎn)時鐘序列中的1相來產(chǎn)生“標記”。對于柵格中RTWO的4相布局，參見圖3/D23、圖6/D26。
計時假定將使用RTWO時鐘結構來裝備晶片以給出一個在晶片的所有點都可用的分布式相位鎖定時鐘。
多相計時(超過2相)涉及在信號路徑中插入網(wǎng)狀交叉之前制成多個差動配線包封以形成單個連續(xù)導線。圖6/D26和圖7/D27展示了排列在柵格基礎上的可能4相RTWO結構。圖5展示出可在任何橫截面點處附著到上述4導線傳輸線從而為旋轉(zhuǎn)供能并維持旋轉(zhuǎn)的一組電路。所說明的有條件的反相器CI0...CI3消除了交叉?zhèn)鲗щ娏鳌？商砑釉?80度點之間的很小的規(guī)范反相器以啟動開動并且其將與CI0..CI3共同運轉(zhuǎn)以確保僅存在由所要的ph0...ph3序列確定的一個旋轉(zhuǎn)方向--其必須與RTWO雙回路的“繞組”方向匹配。CCW旋轉(zhuǎn)的交替序列將通過(1)改變到CI0...CI3周圍的輸入或(2)重新連接4相柵格連接點以使得旋轉(zhuǎn)方向以明顯的方式反向，而變?yōu)榭赡堋?br> 信號串行化鏈路能夠以RTWO頻率的速率發(fā)送非串行化數(shù)據(jù)位。另一選擇是以相對于驅(qū)動局部邏輯的較低頻率時鐘的全速率使數(shù)據(jù)串行化(例如可能存在于由來自4GHz RTWO的/8計數(shù)器所驅(qū)動的500MHz ASIC上。在此情形中，在單導線(singlewire)上的每個ASIC時鐘循環(huán)可發(fā)送8個數(shù)據(jù)位)。
時鐘源一個4相RTWO振蕩器提供傳輸時鐘。
Ph J、K、L、M各選自Ph 0...3中之一。因為當Ph K和Ph L進行“與”運算時其為輸出“標記”持續(xù)時間設定了一個Y的循環(huán)周期，所以其應隔90度。
圖8/D28為根據(jù)GB0203605.1的可能的4相布局。
轉(zhuǎn)換發(fā)信號裝置使用轉(zhuǎn)換發(fā)信號可節(jié)約能量--即，當數(shù)據(jù)變化時僅激活N或P?！?”進行但將產(chǎn)生+Ve標記，“1”進行的結果產(chǎn)生-Ve標記。來自TX移位寄存器的0或1的靜態(tài)流將不會引起任何發(fā)信號事件并且接收器通過滯后而保持其最后狀態(tài)。
圖3/D23的TX電路通過比較新數(shù)據(jù)位(Q0)與上一個數(shù)據(jù)位(Q-1)來達到此功能，其中當數(shù)據(jù)仍相同時其不會產(chǎn)生脈沖。(Q-1是在移位寄存器上用來存儲所傳輸?shù)纳弦粋€數(shù)據(jù)位的額外階段)。TX寄存器以全RTWO時鐘率被計時并且其以平行的方式被負載到主時鐘的某時鐘因子(clock some divisor)(經(jīng)/n計數(shù)器)。在這些情形中RX電路僅需要一點滯后，從而在各個位時間上沒有新脈沖時維持先前切換狀態(tài)--Rfb2可提供所述滯后。
存在可能的向前特殊信號狀態(tài)，即，發(fā)送相同極性的兩個或兩個以上的連續(xù)標記(轉(zhuǎn)換發(fā)信號裝置將不會發(fā)送此序列)。如果對其加以設計從而能夠?qū)ζ渥R別，則其可用于指示條件碼，例如，選通脈沖。(此在任何圖中都未展示，但其可涉及修改在驅(qū)動_send1、send0的Q0、Q-1處的邏輯)。
另一個方法可為通過單極脈沖發(fā)信號(僅N1激發(fā)(firing))，但以N3、P3對的經(jīng)修改閾值輸出默認“1”直到引入的-Ve標記將Q設定為0為止。
信號并行化在晶片上將信號線布線到終點，在其終點處存在另一個RTWO局部時鐘，其根據(jù)在若干環(huán)之間的硬線或其它耦接頭而被相位鎖定為TX RTWO時鐘。參見圖4/D24和圖7/D27。將定相的選擇設計為以引入數(shù)據(jù)脈沖的確切到達時間對RX信號的數(shù)據(jù)采樣進行定時+說明接收器放大器的延遲。局部4相RTWO抽頭給出了90度的選擇。通過使采樣點“滑動”到與所選擇的任何相點完全一致，從而可獲得較高的分辨率。
解串器使用選自來自ph0...3(4相系統(tǒng))的兩個90度分離的相的兩個RTWO時鐘相PhX、PhY的重疊而選通的N4、N5來對來自N3/P3的Q輸出的數(shù)據(jù)進行采樣。對于2相系統(tǒng)而言，以一相為動力運行的一個晶體管將很有效。
所采樣的數(shù)據(jù)被計入局部移位寄存器，從而每個n循環(huán)產(chǎn)生一個平行輸出，其中n為所述/n計數(shù)器的劃分比。
參考[1]Alena Deutsch等人，“Modeling and characterization of longon-chip interconnections for high-performance microprocessors”IBM JRES.DEVELOP.第39卷，No5，1995年9月，第547-567頁(第549頁)[2]Bendik Kleveland、Thomas H.Lee和S.Simon Wong，“50-GHzInterconnect Design in Standard Silicon Technology”IEEE MTT-SInternational Microwave Symposium，Baltimore，Maryland，1998年6月7-12日網(wǎng)址http//smirc.stanford.edu/papers/mtts98p-bendik.pdf雖然已參看本發(fā)明的某些特定優(yōu)選版本相當詳細地描述了本發(fā)明，但其它版本也是可能的。因此，上述權利要求書的精神和范疇不應限于對本文所含有的優(yōu)選版本的描述。
權利要求
1.一種用于在一個有耗介質(zhì)上通信的系統(tǒng)，所述系統(tǒng)包含一個提供一個第一電源電壓的第一電源導線；一個提供一個第二電源電壓的第二電源導線；一個在所述第一和第二電源導線之間布線的有耗傳輸線；一個連接到所述第一和第二電源電壓之間的雙極性脈沖驅(qū)動器，并且其具有一個連接到所述有耗傳輸線的輸出，所述雙極性脈沖驅(qū)動器經(jīng)配置從而經(jīng)所述有耗傳輸線發(fā)送一個負向或正向脈沖；和一個連接到所述第一和第二電源電壓之間的自偏移接收器，并且其具有一個連接到所述有耗傳輸線的輸入以接收所述負向或正向脈沖，所述自偏移接收器具有一個約等于所述第一和第二電源電壓之間的所述差值一半的偏移點，所述自偏移接收器放大所述脈沖以使得為各個脈沖提供一個數(shù)字邏輯電平。
2.根據(jù)權利要求1所述的用于脈沖模式傳輸?shù)南到y(tǒng)，其中所述有耗傳輸線也是分散的。
3.根據(jù)權利要求1所述的用于脈沖模式傳輸?shù)南到y(tǒng)，其中所述自偏移接收器和所述有耗傳輸線形成一個高通濾波器以濾除來自所述電源的噪聲。
4.根據(jù)權利要求1所述的用于脈沖模式傳輸?shù)南到y(tǒng)，其中二進制數(shù)據(jù)待傳送到所述接收器；并且其中所述雙極性脈沖驅(qū)動器包括僅當所述二進制數(shù)據(jù)改變狀態(tài)時產(chǎn)生一個脈沖的串行器電路，并且所述自偏移接收器包括用于恢復所述二進制數(shù)據(jù)的解串器電路。
5.根據(jù)權利要求4所述的用于脈沖模式傳輸?shù)南到y(tǒng)，其進一步包含一個在一個第一回路和一個第二回路上提供四個抽頭的旋轉(zhuǎn)行波振蕩器，每個抽頭提供一個從鄰近抽頭及時移位90度的時鐘，所述第一和第二回路彼此相位鎖定；其中所述串行器電路具有用于接收來自所述第一回路的四個90度時鐘的輸入和一對用于產(chǎn)生所述負向和正向脈沖的輸出；其中所述解串器電路具有用于接收來自所述第二回路的四個90度時鐘的輸入和一個用于接收所述經(jīng)放大的、經(jīng)接收脈沖的輸入；并且其中一個脈沖具有約等于所述旋轉(zhuǎn)行波振蕩器的任何兩個鄰近相位之間的時間差的持續(xù)時間。
全文摘要
一種用于通過一個高有耗介質(zhì)通信的系統(tǒng)。所述有耗介質(zhì)通常為一個非常窄并且具有高阻抗的傳輸線。此傳輸線節(jié)省集成電路中的空間，但是在足夠長的距離上會出現(xiàn)問題。一個雙極性脈沖驅(qū)動器在所述有耗介質(zhì)上發(fā)送一個正脈沖或一個負脈沖，并且一個自偏移接收器接收所述脈沖并將其放大為邏輯電平。所述有耗傳輸線被布線于一個電源和一個接地跡線之間，其向所述驅(qū)動器和接收器提供能量。一個多相旋轉(zhuǎn)行波振蕩器可用于產(chǎn)生所述正脈沖或負脈沖，其可具有一個等于所述行波振蕩器的一個相位的時期。所述驅(qū)動器可包括用于轉(zhuǎn)換編碼數(shù)據(jù)的電路并且所述接收器可包括用于解碼這些數(shù)據(jù)的電路。
文檔編號G06F17/50GK1808447SQ20051005548
公開日2006年7月26日 申請日期2003年2月14日 優(yōu)先權日2002年2月15日
發(fā)明者約翰·伍德 申請人:馬爾帝吉格有限公司