專利名稱：旋轉(zhuǎn)時(shí)鐘設(shè)計(jì)流程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及采用旋轉(zhuǎn)行波振蕩器的集成電路設(shè)計(jì)。
背景技術(shù)：
設(shè)計(jì)同步的(即，計(jì)時(shí)的)VLSI裝置需要電路與軟件技術(shù)和/或算法的組合。本發(fā)明涉及一系列裝置，其可單獨(dú)或共同起作用以協(xié)助實(shí)現(xiàn)低功率、高頻全局VLSI計(jì)時(shí)(意指在整個(gè)晶片上以及局部計(jì)時(shí))，并支持電路和軟件以完成能夠支持運(yùn)行、測(cè)試和診斷模式的工業(yè)設(shè)計(jì)。尤其通過(guò)旋轉(zhuǎn)時(shí)鐘網(wǎng)絡(luò)的全局高頻同步。
低速(多循環(huán))事件的全局分布的同步。
對(duì)較低速率事件進(jìn)行子采樣并瞬時(shí)作用于整個(gè)晶片上的移動(dòng)點(diǎn)同步器全局低等待時(shí)間高速數(shù)據(jù)互連機(jī)制(同步或異步)——GB 0218834.0(標(biāo)記驅(qū)動(dòng)器(blip driver))支持傳統(tǒng)不到1GHz時(shí)鐘的可編程分頻和/或可編程相位偏置。
用于時(shí)鐘信號(hào)的低時(shí)滯/抖動(dòng)緩沖機(jī)制——0225814.3(6/12/02)(有管緩沖器)
絕熱分頻組件——GB0203605.1(15/2/02)(分級(jí)計(jì)時(shí)系統(tǒng))絕熱、節(jié)能邏輯族——GB0214850.0(27/6/02)(旋轉(zhuǎn)時(shí)鐘邏輯)如下文所討論的并入“選通”的節(jié)能高性能鎖存器技術(shù)。
VLSI設(shè)計(jì)中的大體趨勢(shì)此處我們談?wù)撛谧罱?年中見(jiàn)到的影響VLSI晶片如何被設(shè)計(jì)和實(shí)施的趨勢(shì)?；ミB最大的改變是從先前“晶體管主導(dǎo)的”設(shè)計(jì)方法到現(xiàn)代“互連主導(dǎo)的”設(shè)計(jì)。
在歷史上，當(dāng)晶體管和因此的邏輯門延遲主導(dǎo)同步系統(tǒng)的設(shè)計(jì)時(shí)，很少關(guān)注互連延遲。
如今互連延遲主導(dǎo)電路的性能。計(jì)時(shí)是長(zhǎng)距離信號(hào)的一個(gè)例證——當(dāng)互連延遲時(shí)間可超過(guò)邏輯門的延遲時(shí)間時(shí)，其它論點(diǎn)可應(yīng)用于所有長(zhǎng)度超過(guò)可能0.1mm的互連。
必須將互連視為一流的物理效應(yīng)并且不應(yīng)簡(jiǎn)單地作為以相關(guān)容限(associated margin)說(shuō)明所述效應(yīng)的“寄生效應(yīng)”。
定時(shí)問(wèn)題因?yàn)榛ミB延遲成為主導(dǎo)并且經(jīng)常直到完成電路布局才能預(yù)測(cè)延遲，所以“定時(shí)分析”和“定時(shí)收斂”已變得很重要。延遲必須基于導(dǎo)線、緩沖器時(shí)鐘的實(shí)際放置以確保同步系統(tǒng)將工作(必須滿足所有路徑上的所有設(shè)立和保持時(shí)間)。
可能需要改變布局來(lái)滿足定時(shí)約束，并且此情況可經(jīng)常在嘗試新布局處引起“定時(shí)收斂”問(wèn)題，但是所述新布局在設(shè)計(jì)中的別處導(dǎo)致新定時(shí)違規(guī)(timing violation)，導(dǎo)致了迭代并延遲投向市場(chǎng)。
時(shí)鐘概念在同步系統(tǒng)中，數(shù)據(jù)由時(shí)鐘信號(hào)的操作所控制。時(shí)鐘控制允許數(shù)據(jù)改變的時(shí)間(輸出時(shí)鐘)和捕獲數(shù)據(jù)的時(shí)間(輸入時(shí)鐘)。
時(shí)鐘是投送到晶片上所有鎖存器的全局信號(hào)。其因此具有任何互連的最“寄生的”互連效應(yīng)并且因此經(jīng)受最仔細(xì)的檢查。實(shí)際上，必須記住時(shí)鐘與數(shù)據(jù)之間的相對(duì)定時(shí)是重要的(有時(shí)其被忽略)。
寄存器(鎖存器或DFF)的概念此處寄存器是指?jìng)鬟f鎖存器(也稱作電平觸發(fā)的觸發(fā)器)或邊緣觸發(fā)的觸發(fā)器(如，DFF)。這些裝置中的任一個(gè)能夠通過(guò)使用“時(shí)鐘”輸入信號(hào)而控制數(shù)據(jù)信號(hào)從輸入到輸出的行進(jìn)。術(shù)語(yǔ)寄存器、鎖存器或DFF在許多論文中被互換使用，而且必須從上下文中推斷出確切含義。
單元概念單元是用于預(yù)設(shè)計(jì)布局樣式的通用術(shù)語(yǔ)，其在制造后當(dāng)在晶片上某處被例示時(shí)生產(chǎn)功能組件(例如，與非門、多路復(fù)用器、鎖存器)。單元是分級(jí)的——較大的單元可含有用導(dǎo)線結(jié)合在一起的較小的單元。最低級(jí)別的單元含有晶體管布局。最高級(jí)別的單元僅含有子單元和配線。
路徑概念對(duì)于同步系統(tǒng)，“路徑”的概念將網(wǎng)表的思想延伸到涵蓋起源于寄存輸出的信號(hào)組，其邏輯上組合(邏輯門)以最終作為對(duì)單個(gè)寄存器的單個(gè)位輸入而獲得，并且具有某些復(fù)合時(shí)間延遲特征。
路徑概念與減少大多數(shù)邏輯操作(通常多個(gè)輸入->一個(gè)輸出)的實(shí)現(xiàn)非常符合。
對(duì)定時(shí)的約束涉及路徑，因?yàn)?.時(shí)鐘與數(shù)據(jù)變化之間的相對(duì)定時(shí)很重要。
2.對(duì)路徑的任一輸入可能改變饋給鎖存器的輸出。
參考D38[path_and_parasitics.ps]，單個(gè)網(wǎng)可涉及于多個(gè)路徑中——若干寄存器可使其輸入由一個(gè)網(wǎng)上的數(shù)據(jù)以某種方式而確定。
查找路徑的所有組件涉及以“向后”工作的寄存器的DFF的D輸入開(kāi)始的連接性數(shù)據(jù)庫(kù)(網(wǎng)表)的搜索。進(jìn)行此搜索通常將使用圖表數(shù)據(jù)庫(kù)包來(lái)進(jìn)行。當(dāng)算法進(jìn)行收集路徑中所涉及的網(wǎng)和單元直到最終各個(gè)支路在另一寄存器的輸出結(jié)束時(shí)，搜索結(jié)果“扇出”。
路徑分析主要用于定時(shí)分析并且通常與邏輯功能性無(wú)關(guān)(除確定錯(cuò)誤路徑分析處之外)。
寄存元件以相當(dāng)明確定義的時(shí)間(由時(shí)鐘給出)產(chǎn)生并接收信號(hào)，而不像速度可能變化很大的邏輯門路徑和互連。時(shí)鐘+寄存器的主要目的在于通過(guò)添加延遲或存儲(chǔ)來(lái)移除定時(shí)不確定性。
因此，對(duì)于本論文的目的的路徑是(時(shí)鐘穩(wěn)定化)寄存輸出與寄存輸入之間的時(shí)間延遲項(xiàng)(互連和門)的集合。
靜態(tài)定時(shí)分析用于檢查電路中無(wú)路徑由于設(shè)立或保持時(shí)間違規(guī)而失效。
設(shè)立和保持約束典型DFF寄存器(從用戶的角度)響應(yīng)時(shí)鐘波形的上升邊緣——捕獲在時(shí)鐘邊緣前存在的數(shù)據(jù)信號(hào)值。實(shí)際上，DFF不是瞬時(shí)裝置。
對(duì)同步系統(tǒng)的熟知約束是設(shè)立和保持。圖表展示了當(dāng)對(duì)數(shù)據(jù)采樣時(shí)可能存在的問(wèn)題。在上述兩種狀況下，因?yàn)樵谏仙龝r(shí)鐘邊緣發(fā)生前數(shù)據(jù)為零，所以希望俘獲“0”。
保持時(shí)間違規(guī)在上升邊緣后，數(shù)據(jù)必須保持穩(wěn)定一小段時(shí)間(保持時(shí)間)，否則會(huì)發(fā)生保持時(shí)間違規(guī)。——在上述圖中，假定第一時(shí)鐘脈沖的時(shí)鐘輸入為“0”。但是數(shù)據(jù)在上升邊緣后從“0”變?yōu)椤?”太快，其可能引起對(duì)“1”采樣而不是對(duì)“0”采樣。為了預(yù)防保持時(shí)間問(wèn)題，直到在邊緣后的至少DFF的指定保持時(shí)間為止數(shù)據(jù)才可變化。
調(diào)整對(duì)保持時(shí)間問(wèn)題可能存在三種可能的調(diào)整。
1.使數(shù)據(jù)路徑中的邏輯電路更慢——因此數(shù)據(jù)不能改變太快。
2.調(diào)節(jié)到寄存器的時(shí)鐘相位使得其更早地發(fā)生。
3.將饋給此路徑的所有寄存器的時(shí)鐘相位調(diào)節(jié)為隨后的相位(達(dá)到與上述(1)相同的效應(yīng)但約束仍實(shí)用)。
設(shè)立時(shí)間違規(guī)在時(shí)鐘邊緣發(fā)生前數(shù)據(jù)必須穩(wěn)定一段足夠時(shí)間(設(shè)立時(shí)間)。上文，預(yù)期第二時(shí)鐘脈沖也對(duì)“0”采樣。但是在上升邊緣前不存在足夠的設(shè)立時(shí)間，而且因此可能對(duì)“1”(輸入的先前狀態(tài))采樣。(此之所以發(fā)生是因?yàn)镈FF不是真正的邊緣觸發(fā)裝置，當(dāng)時(shí)鐘線為低時(shí)，其對(duì)輸入狀態(tài)連續(xù)采樣。此采樣器不能對(duì)數(shù)據(jù)變化立刻響應(yīng)。)調(diào)整為了調(diào)整設(shè)立時(shí)間違規(guī)，存在三種選擇1.使邏輯電路更快，因此對(duì)于時(shí)鐘的數(shù)據(jù)及時(shí)變化。
2.調(diào)節(jié)寄存器的時(shí)鐘相位以更遲地發(fā)生。
3.將饋給此路徑的所有寄存器的時(shí)鐘相位調(diào)節(jié)為更早的相位(達(dá)到與上述1相似的效應(yīng)但受約束影響)。
由上所述，可看到關(guān)于起因和可能的解決方法的設(shè)立和保持問(wèn)題的對(duì)稱性。移動(dòng)時(shí)鐘相位的已知方法在不同的場(chǎng)合分別稱為“預(yù)定時(shí)滯”、“松弛借用(slack borrowing)”、“時(shí)間挪用”并且被工業(yè)實(shí)踐所接受。
時(shí)序電路最優(yōu)化的另一種方法稱為“重新定時(shí)”[參考SIS論文]，其中寄存器的位置沿路徑移動(dòng)以試圖使延遲時(shí)間相等。饋給邏輯門的輸入的寄存器可視維持邏輯等效和定時(shí)的熟知規(guī)則而定移動(dòng)到邏輯門的輸出(或反之亦然)。
分級(jí)計(jì)時(shí)系統(tǒng)(優(yōu)先權(quán)文件GB0203605.1)早期旋轉(zhuǎn)時(shí)鐘中心電路集中在通過(guò)形成旋轉(zhuǎn)時(shí)鐘的柵格(給出的結(jié)構(gòu))來(lái)改進(jìn)時(shí)鐘發(fā)生和分布上[GB0203605.1中的先前圖式]。作為選擇概述了4相分布。討論了用于在晶片表面上的多個(gè)頻率/相位相關(guān)時(shí)鐘產(chǎn)生器的局部化時(shí)鐘劃分和任意波形的發(fā)生，并且其稱為BWB(二進(jìn)制波形區(qū)塊)。關(guān)鍵思想是通過(guò)使用排列于鏈中的局部通信狀態(tài)機(jī)的事件的全局同步以避免長(zhǎng)距離的通信耗用。
因?yàn)橐迅纳屏诉@些思想，所以如D35[testchip4.ps]中所示的建議的測(cè)試晶片架構(gòu)是可能的。
以適當(dāng)?shù)谋尘靶畔⒃诖宋募钠溆嗖糠种嘘愂隽藢?duì)分級(jí)計(jì)時(shí)方案的其它最近的發(fā)展和改進(jìn)。
松弛預(yù)算和多相計(jì)時(shí)——“松弛”、“臨界路徑”的概念松弛僅是在設(shè)立時(shí)間違規(guī)可能發(fā)生前在同步路徑上可用的“空余”量或“松弛”量的度量。如果同步機(jī)的所有路徑顯示松弛，那么可減少時(shí)鐘循環(huán)直到一個(gè)路徑變?yōu)椤芭R界”，即，其達(dá)到設(shè)立時(shí)間極限。此接著為系統(tǒng)的臨界路徑并且設(shè)定時(shí)間(在單相系統(tǒng)中)。
多相同步系統(tǒng)(以及所謂的異步系統(tǒng))，即，可具有一個(gè)以上單定時(shí)參考的這些系統(tǒng)能夠通過(guò)重新預(yù)調(diào)度管線來(lái)打破此時(shí)間極限，以將松弛部分從快速路徑傳遞至經(jīng)受緊或負(fù)松弛的慢速路徑上。在這些情況下的限制在于對(duì)于N級(jí)管線，沿管線的N路徑的所有延遲的總數(shù)必須小于N*t循環(huán)。例如，以1GHz操作的3級(jí)管線可能具有0.5nS、2nS、0.5ns的路徑，而且其將仍在1GHz下工作。
松弛是以時(shí)間單位而度量(通常為微微秒)，并且在用于同步電路可工作的所有條件下必須為零或更高。負(fù)松弛數(shù)字有時(shí)出現(xiàn)在定時(shí)分析中，其意味著時(shí)鐘周期必須增加以使電路工作。
僅指設(shè)立時(shí)間約束的松弛是在描述定時(shí)問(wèn)題的文獻(xiàn)中使用最廣泛的術(shù)語(yǔ)。用于典型DFF邊緣觸發(fā)單相系統(tǒng)的保持時(shí)間違規(guī)易于調(diào)整并且經(jīng)常不受到很多關(guān)注。對(duì)于大體分析，不可能完全根據(jù)松弛來(lái)研究同步系統(tǒng)，尤其是在使用多相計(jì)時(shí)或透明(電平觸發(fā)的)觸發(fā)器之處。
用于給出設(shè)立和保持約束的同步操作的完整條件在[Lui]中給出。
傳統(tǒng)同步系統(tǒng)設(shè)計(jì)流程同步機(jī)的設(shè)計(jì)涉及CAD工具步驟以產(chǎn)生照相平版印刷輸出。
5.高級(jí)描述(HDL)，例如，由人類設(shè)計(jì)者所創(chuàng)建的VHDL、Verilog源編碼。
6.邏輯合成——將期望的邏輯和狀態(tài)轉(zhuǎn)換映射到預(yù)設(shè)計(jì)鎖存器、門和緩沖器(共同稱作單元)與網(wǎng)表(互連)的組合以實(shí)施功能。時(shí)鐘控制鎖存器并且控制從一個(gè)狀態(tài)到下一個(gè)狀態(tài)的狀態(tài)變化，并且經(jīng)常被假定為布線在整個(gè)晶片上的單相控制線。
--因?yàn)橹钡骄环胖貌⒉季€為止最終寄生電容仍未知并且可改變臨界路徑長(zhǎng)度，所以電路定時(shí)在此點(diǎn)僅是估計(jì)。
7.放置和布線放置使用CAD工具將單元定位于晶片布局上，所述工具經(jīng)常嘗試許多可能的布局配置以最優(yōu)化諸如“最小導(dǎo)線長(zhǎng)度”、“最優(yōu)定時(shí)”的各種功能。
布線自動(dòng)布線軟件采取由上文所確定的單元放置信息，加上引腳(在各個(gè)單元上的互連位置)加上網(wǎng)表(其引腳連接到其其它引腳)以確定互連路徑。
因?yàn)榧俣〞r(shí)鐘線將像電力線一樣隨處可用，所以放置通常不受時(shí)鐘信號(hào)思想的影響。
通過(guò)一稱作“CTS”時(shí)鐘樹(shù)合成的特定工具和一特定自動(dòng)布線器(如，在更高級(jí)版本上也可插入主動(dòng)緩沖器元件的H樹(shù))來(lái)執(zhí)行對(duì)時(shí)鐘線的布線。
8.定時(shí)分析和收斂如今在工業(yè)中對(duì)上述任務(wù)存在許多可能的方法。上述提及的大多數(shù)算法使用啟發(fā)式和迭代法來(lái)實(shí)現(xiàn)最優(yōu)化。例如，稱作TimberWolf的熟知自動(dòng)放置碼使用“模擬退火”方法。隨機(jī)移動(dòng)單元，并且評(píng)估每一新放置以觀察其是否改進(jìn)了在每一迭代中受到評(píng)估的任何數(shù)目的因素的目標(biāo)(降低了成本函數(shù))。普通成本函數(shù)是總配線長(zhǎng)度、延遲時(shí)間。因?yàn)椤皢蜗嚯S處”方法意味著將時(shí)鐘視為更像電源及地面的全局資源，所以未采取與鎖存器放置相關(guān)的時(shí)鐘。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一實(shí)施例的一方法是一用于使用旋轉(zhuǎn)時(shí)鐘來(lái)設(shè)計(jì)系統(tǒng)的方法。所述方法包括創(chuàng)建一使用高級(jí)語(yǔ)言的系統(tǒng)的高級(jí)行為描述；和將期望的邏輯合成為預(yù)設(shè)計(jì)的邏輯門、寄存器與鎖存器的組合，以創(chuàng)建一含有邏輯門列表、鎖存器初始列表和在邏輯門與寄存器之間的互連列表的網(wǎng)表。所述方法進(jìn)一步包括執(zhí)行重新定時(shí)操作；創(chuàng)建一給出每一寄存器的最優(yōu)計(jì)時(shí)相位的時(shí)鐘時(shí)滯排程表；和將單元放置在一布局上，使得相對(duì)于寄存器和鎖存器放置邏輯路徑門，并使得寄存器和鎖存器放置在旋轉(zhuǎn)時(shí)鐘的已知相位抽頭附近。所述方法進(jìn)一步包括基于寄存器之間的邏輯路徑門的延遲，選擇用于寄存器的最優(yōu)計(jì)時(shí)的旋轉(zhuǎn)時(shí)鐘的抽頭；和在所述單元之間對(duì)連接進(jìn)行布線。
本發(fā)明的一優(yōu)點(diǎn)在于可通過(guò)使用用于每一寄存器的最優(yōu)相位達(dá)到較高性能。
本發(fā)明的另一優(yōu)點(diǎn)在于由于大量相位可獲得自旋轉(zhuǎn)時(shí)鐘，因而可將定時(shí)松弛更容易地在設(shè)計(jì)中從一路徑移動(dòng)到另一路徑。


圖1展示具有不同于3f頻率差值的旋轉(zhuǎn)時(shí)鐘之間的相位鎖定，所示的電路為給出大體方法的部分電路，其中多相和低速時(shí)鐘與兩相高速旋轉(zhuǎn)時(shí)鐘可通過(guò)使用邏輯選通而相位鎖定在一起；圖2展示待在本發(fā)明的布局中使用的掃描鎖存器；圖3展示待在本發(fā)明的布局中使用的與非鎖存器；圖4展示基于本發(fā)明的測(cè)試晶片布局；圖5展示適合與旋轉(zhuǎn)時(shí)鐘一起使用的真邊緣觸發(fā)的DFF鎖存器；圖6展示使用電容性驅(qū)動(dòng)單點(diǎn)的多相旋轉(zhuǎn)時(shí)鐘的波成形；圖7展示單網(wǎng)如何可以涉及于多路徑中，即，若干寄存器可使其輸入由一個(gè)網(wǎng)上的數(shù)據(jù)以某種方式確定；圖8展示如何可采用全局同步電路方法；圖9展示選通的互連；圖10展示與SRAM接口一起使用的恒定(contant)時(shí)鐘；圖11展示示范性設(shè)計(jì)，其中已識(shí)別了邏輯單元和鎖存器；
圖12展示被移除的并以放置保持器代替的鎖存器單元，尺度無(wú)變化；接著通過(guò)預(yù)放置的旋轉(zhuǎn)時(shí)鐘布局來(lái)提供鎖存器；圖13展示預(yù)制的布局；圖14展示松弛曲線；圖15展示單元放置，其中布局工具意識(shí)到鎖存器位置和由每一鎖存器所提供的相位；用適當(dāng)?shù)亩ㄏ鄬㈤T單元與鎖存器最靠近地放置；圖16展示單元放置，其中被移除的并以電容器代替的未使用的鎖存器為額外布線釋放空間；圖17展示鎖存器如何連接到不同相位的旋轉(zhuǎn)時(shí)鐘；圖18展示在放置和布線后的松弛圖表；圖19展示相對(duì)于臨界邊緣的設(shè)立和保持定義；和圖20A-20C展示根據(jù)本發(fā)明的流程圖。
具體實(shí)施例方式
多GiG旋轉(zhuǎn)時(shí)鐘設(shè)計(jì)流程1.HDL與上述相同。
2.邏輯合成與上述相同。標(biāo)準(zhǔn)工具從HDL碼運(yùn)行以產(chǎn)生邏輯門列表、寄存器的初始列表和給出在各項(xiàng)之間的互連的網(wǎng)表。
3.時(shí)序最優(yōu)化和相位擴(kuò)展方法。
此為新步驟但基于已知思想。
下列操作是根據(jù)指定參考論文而在網(wǎng)表上得以執(zhí)行。
a)重新定時(shí)b)時(shí)鐘時(shí)滯調(diào)度c)視需要從邊緣觸發(fā)的到電平觸發(fā)的觸發(fā)器的轉(zhuǎn)換[TIM論文]順序地或同時(shí)執(zhí)行[Liu]。
上述a、b、c的結(jié)果是一個(gè)新的網(wǎng)表，其中邏輯門保持與標(biāo)準(zhǔn)流程相同，但是寄存器配置改變了(我們不會(huì)降低在此點(diǎn)進(jìn)行諸如Espresso[berkeley]工具的邏輯最優(yōu)化的可能性)。(在網(wǎng)表中)各個(gè)寄存器的數(shù)目、放置可與標(biāo)準(zhǔn)流程不同。此外，產(chǎn)生時(shí)滯排程表(各個(gè)寄存器的最優(yōu)相位的注解)，并且其為一用于將此排程表映射(經(jīng)由放置)到旋轉(zhuǎn)時(shí)鐘的固有能力上以產(chǎn)生多相時(shí)鐘的方法，其是此處概述的本發(fā)明的一個(gè)方面。
4.放置和布線我們稱此類型的算法(其中，邏輯路徑單元相對(duì)于鎖存器而放置，所述鎖存器又放置在時(shí)鐘的已知相位點(diǎn)處)“放置驅(qū)動(dòng)定時(shí)”，以與通常的試圖僅基于數(shù)據(jù)定時(shí)而放置的“定時(shí)驅(qū)動(dòng)放置”進(jìn)行對(duì)比，通常假定單相時(shí)鐘或至少一時(shí)鐘具有少量時(shí)滯。
改進(jìn)流程的原型使用內(nèi)置Timberwolf的新成本函數(shù)來(lái)促進(jìn)靠近適當(dāng)鎖存器放置門。在模擬退火方法的每一放置迭代上，確定對(duì)于饋給鎖存器的D輸入的單元的每一無(wú)關(guān)輸出的相位容差。如果放置與鎖存器足夠接近，其通過(guò)連接到局部旋轉(zhuǎn)時(shí)鐘相位，具有適當(dāng)?shù)亩ㄏ?，那么?huì)維持放置。designflow.sdd的最終圖式展示4個(gè)可能的定相中的任一個(gè)僅通過(guò)將通道樣式置換于時(shí)鐘線內(nèi)而可用于任何鎖存器。因此，可對(duì)各個(gè)可能的鎖存器評(píng)估4個(gè)可能相位，大大增加了可找到適當(dāng)定時(shí)并且將達(dá)到負(fù)載完全擴(kuò)展到旋轉(zhuǎn)時(shí)鐘上的機(jī)會(huì)。透明傳遞鎖存器的使用將更進(jìn)一步延伸容限。
放置的結(jié)果饋給到可以標(biāo)準(zhǔn)工具達(dá)到的布局的布線相位。
流程被概述為圖表中的流程圖[timberwolfFlow.sda]D51并且在[designflow.sdd]D42中更詳細(xì)。
旋轉(zhuǎn)計(jì)時(shí)電路的測(cè)試因?yàn)槟芰堪陔娐分胁⑶也荒芤酝耆芸氐姆绞奖涣⒓瘁尫?，所以如旋轉(zhuǎn)計(jì)時(shí)[參考最初專利]的基于耦合LC的振蕩器本質(zhì)上難以由于選通、測(cè)試的目的而停止。
此部分的其余部分原理上描述了對(duì)鎖存器和輔助電路的附加部分，以允許通過(guò)由時(shí)鐘所驅(qū)動(dòng)的存儲(chǔ)元件(鎖存器或DFF)的修改的間接方式在旋轉(zhuǎn)計(jì)時(shí)晶片上執(zhí)行單步、BIST和掃描測(cè)試。
基本原理是將數(shù)據(jù)門鎖存器同步地連接到時(shí)鐘線以模擬傳統(tǒng)時(shí)鐘選通，其中，比方說(shuō)，將與門插入于時(shí)鐘路徑中。時(shí)鐘選通與數(shù)據(jù)選通直接等效，并且在外部沒(méi)有可察覺(jué)的差異并且在區(qū)域上沒(méi)有可實(shí)施的差異。
同步數(shù)據(jù)選通(如在下文先前提出的電路所提出的鎖存器內(nèi)實(shí)施)專利申請(qǐng)案[PCT/GB03/000719]描述了用于旋轉(zhuǎn)時(shí)鐘的作為對(duì)時(shí)鐘選通的替代的數(shù)據(jù)選通。
因?yàn)橥Ｖ股嫌涡盘?hào)的活動(dòng)將在幾個(gè)循環(huán)內(nèi)停止下游信號(hào)的活動(dòng)，所以此在有效性方面完全等效，但是可節(jié)約面積。(瀏覽BDD？圖表并且查找何處為停止向前切換活動(dòng)的數(shù)據(jù)選通的最佳位置——可能僅有幾個(gè)這樣的位置的新概念)專利[PCT，或許初期的一個(gè)]具有旋轉(zhuǎn)時(shí)鐘的斷電——一旦使用鎖存器執(zhí)行了有序的“停止”，那么此可很好地完成。通過(guò)傳遞晶體管對(duì)真正時(shí)鐘選通的描述。
較新的電路此處建議方法延伸上述概念并由旋轉(zhuǎn)時(shí)鐘驅(qū)動(dòng)的同步門鎖存器元件以預(yù)防假采樣。這些電路需要用于使用相位鎖定全局時(shí)鐘的局部共同操作狀態(tài)機(jī)操作的多循環(huán)全局同步的電路。
適合旋轉(zhuǎn)時(shí)鐘流程的鎖存器技術(shù)所有同步系統(tǒng)都依賴某種鎖存元件來(lái)控制數(shù)據(jù)流。這些在不同的場(chǎng)合稱為鎖存器、D觸發(fā)器(DFF)、寄存器。這些電路使用時(shí)鐘來(lái)通過(guò)允許僅相對(duì)于時(shí)鐘定時(shí)源改變指定時(shí)間而減少路徑延遲的不確定性。
自從20世紀(jì)80年代后期，在工業(yè)實(shí)踐中已經(jīng)提出單相邊緣觸發(fā)D觸發(fā)器的方法。對(duì)于先前普通多相時(shí)鐘分布方法的最大障礙是難以創(chuàng)建并分布一個(gè)以上的時(shí)鐘相位而同時(shí)維持彼此相對(duì)相位精確度。
對(duì)于旋轉(zhuǎn)計(jì)時(shí)，評(píng)估許多不同的DFF、傳遞鎖存器設(shè)計(jì)。然而，大多數(shù)鎖存器和FF由于其單相行數(shù)而使用內(nèi)部緩沖器和反相器。當(dāng)從諸如旋轉(zhuǎn)時(shí)鐘的真微分時(shí)鐘源驅(qū)動(dòng)時(shí)，不需要這些裝置。
對(duì)于用于基于L-C的計(jì)時(shí)方案使用的任何鎖存器裝置的另一個(gè)有用的屬性是對(duì)轉(zhuǎn)子配線呈現(xiàn)的恒定電容性負(fù)載(時(shí)鐘負(fù)載，其不依賴于穿過(guò)鎖存器的數(shù)據(jù))。如果無(wú)此屬性，那么可能存在更不合理的情況，其中所有鎖存器數(shù)據(jù)從0切換為1，其改變了電容，因此改變了周期且因此改變了相位穩(wěn)定性。存在由旋轉(zhuǎn)時(shí)鐘的多個(gè)環(huán)承擔(dān)的許多固有的電容變化的容差。
真DFF鎖存器D36展示了適用于旋轉(zhuǎn)時(shí)鐘的真邊緣觸發(fā)的DFF鎖存器。其具有許多關(guān)于用于旋轉(zhuǎn)計(jì)時(shí)操作的先前列出的時(shí)鐘輸入的優(yōu)選特征。
注意來(lái)自緩沖輸出和STOP組件的反饋給出邊緣觸發(fā)特征，其中無(wú)論在D輸入上發(fā)生任何事件在主動(dòng)上升邊緣后輸出狀態(tài)不可能改變。
在時(shí)鐘循環(huán)的非活動(dòng)部分處關(guān)斷PS和NS，以重新裝備鎖存器。
D36[dff_fast.ps](來(lái)自上文的波形圖)偽DFF鎖存器建議D4[constant_clock_C2.ps——具有SRAM I/F](來(lái)自上文的波形圖)在D36中展示了采樣器和較快鎖存器元件的設(shè)計(jì)。
電路實(shí)質(zhì)上為傳遞鎖存器但是希望具有類似于DFF的特征和類似于DFF操作。
因?yàn)槠渫该魍瑫r(shí)時(shí)鐘為高，所以其與DFF相比顯示長(zhǎng)的保持時(shí)間特征，對(duì)DFF來(lái)說(shuō)其為代替品。然而，可知，在非常高的頻率下，由于鎖存器的輸出級(jí)中的延遲時(shí)間，此保持時(shí)間小于時(shí)鐘循環(huán)的1/2，并且當(dāng)在特定或小范圍(或許2∶1范圍)的操作頻率下操作時(shí)，在其與主從鎖存器之間存在極小差異。
將此鎖存器安全地用于多相計(jì)時(shí)需要時(shí)序最優(yōu)化級(jí)滿足所有鎖存器的設(shè)立/保持時(shí)間。
將鎖存器設(shè)計(jì)為分路徑，其中零與一電路分離以改進(jìn)速度并消除交叉?zhèn)鲗?dǎo)。
注意計(jì)時(shí)晶體管N1、P1與數(shù)據(jù)不成行但連接到電源。因?yàn)橛?jì)時(shí)晶體管的通道從到通過(guò)晶體管源連接的兩時(shí)鐘(邏輯真和補(bǔ)碼)的每一半時(shí)鐘相位處的God的任一VDD固體路徑(solid path)完全充電和放電，所以門電容基本上不隨數(shù)據(jù)輸入值變化。
保持，即，停止排列晶體管N5、P5控制“有效時(shí)鐘選通”。而對(duì)于SOI處理，真時(shí)鐘選通對(duì)旋轉(zhuǎn)時(shí)鐘可行，整體CMOS具有太多的RC而很難有效執(zhí)行時(shí)鐘選通。已展示了幾乎不需要選通旋轉(zhuǎn)時(shí)鐘，但是對(duì)于掃描測(cè)試(見(jiàn)下文部分)，必須保持所述狀態(tài)。當(dāng)′STOP為高并且STOP為低時(shí)，N5、P5執(zhí)行為“有效時(shí)鐘選通”的“數(shù)據(jù)選通”以保持鎖存器的狀態(tài)。同樣，對(duì)數(shù)據(jù)扼流使得鎖存器下游邏輯不活動(dòng)，從而減少與功率消耗相關(guān)的數(shù)據(jù)活動(dòng)——又與時(shí)鐘選通直接相當(dāng)。
(理想地，停止信號(hào)具有低阻抗開(kāi)/關(guān)驅(qū)動(dòng)特征，但是高阻抗靜態(tài)驅(qū)動(dòng)以隔離來(lái)自D輸入路徑的門電容直到其降低鎖存器的操作)。
STOP信號(hào)事件的產(chǎn)生必須在時(shí)間上仔細(xì)控制。在GB0203605.1中概述的全局同步方法(分級(jí)計(jì)時(shí)系統(tǒng))和在此概述的此電路的改進(jìn)版本可達(dá)到立刻凍結(jié)整個(gè)同步機(jī)狀態(tài)的此全局同時(shí)的“STOP”信號(hào)——在所述點(diǎn)處狀態(tài)可被轉(zhuǎn)儲(chǔ)。
當(dāng)STOP信號(hào)從邏輯信號(hào)產(chǎn)生時(shí)，可實(shí)施有效的“功能時(shí)鐘選通”——可能由局部旋轉(zhuǎn)時(shí)鐘限定以確保開(kāi)始/停止僅在鎖存器不活動(dòng)期間發(fā)生。
時(shí)鐘活動(dòng)通常將在停止周期期間延續(xù)，使得重新開(kāi)始可同步并且無(wú)小故障。
使用具有不同時(shí)鐘相位的偽DFF如果需要，那么可將上述討論的鎖存器成對(duì)使用以作用于一個(gè)信號(hào)。所述對(duì)的每一鎖存器具有不同的*CLK和CLK定向以實(shí)施可減低到很低速度的非貫通DFF類型排列。另一選擇在于所述對(duì)可使用90度(4相)相對(duì)對(duì)準(zhǔn)，并且給出的延遲時(shí)間將不經(jīng)受在一組寬高時(shí)鐘頻率下的貫通。
此代表了非常積極的方法，但是電源電壓裝倉(cāng)應(yīng)將所有保持失效排除——如果晶片在保持時(shí)間失效，那么減小電源電壓。將電位移到設(shè)立時(shí)間失效——但是透明鎖存器也將在此為某預(yù)算。
全局同步方法——例如，同時(shí)在整個(gè)晶片上產(chǎn)生用于鎖存器的STOP信號(hào)。
熟知很難在很短的時(shí)鐘循環(huán)內(nèi)在晶片上傳輸全局信號(hào)。諸如真?zhèn)鬏斁€技術(shù)(光速應(yīng)用)的措施可延伸信號(hào)在給定時(shí)間周期內(nèi)移動(dòng)的距離，但是通常當(dāng)更新率很慢時(shí)無(wú)需此方法的耗用。
此處給出的電路的目的是產(chǎn)生使低速外部事件與高速內(nèi)部旋轉(zhuǎn)計(jì)時(shí)同步的大體低耗用的方法。
信號(hào)“采樣不足”，是由于許多旋轉(zhuǎn)時(shí)鐘周期被允許低速信號(hào)變得穩(wěn)定(給其時(shí)間以從外部引腳在晶片上充分傳播)，但是在高速時(shí)鐘的此IN計(jì)數(shù)等待時(shí)間后，事件可在整個(gè)晶片上為同時(shí)的。
對(duì)信號(hào)的一此使用將是用于鎖存器控制的STOP信號(hào)(見(jiàn)constant_clock_C2.ps D41)。舉例而言，將外部STOP信號(hào)驅(qū)動(dòng)到晶片上，并且再同步方法(以時(shí)鐘的局部非活動(dòng)相位為動(dòng)力操作)將產(chǎn)生所需的STOP信號(hào)而無(wú)訛誤。
通過(guò)在整個(gè)晶片區(qū)域上有效地同時(shí)停止整個(gè)晶片的能力，緩慢互連的通常問(wèn)題以等待時(shí)間為代價(jià)得到了克服。
在[最初分級(jí)時(shí)鐘編檔]的關(guān)于多個(gè)全局分頻時(shí)鐘的部分中通過(guò)多個(gè)短距離局部同步鏈路描述了用于全局多循環(huán)同步的必需方案。
此處提供了額外的圖表作為說(shuō)明此可如何實(shí)施的細(xì)節(jié)的另外實(shí)例。
修改的門——并入鎖存功能參考D34[nandlatch.ps]，僅相對(duì)于標(biāo)準(zhǔn)與非門的變化是時(shí)鐘選通功率晶體管。當(dāng)時(shí)鐘不活動(dòng)時(shí)，門沒(méi)有通電并且不能驅(qū)動(dòng)互連。在時(shí)鐘的活動(dòng)部分中，輸出電容承擔(dān)通常與非功能(A&B)。以此方式的選通可控制用于早期輸入信號(hào)的輸出轉(zhuǎn)換。
選通互連(即，同步中繼器)D40[gated_interconnect.ps]數(shù)據(jù)的選通可在邏輯門和鎖存器的外部執(zhí)行。圖式D40展示了與互連成行而放置的門。將存在某由數(shù)據(jù)而定的時(shí)鐘電容，并且此可容許在有限量?jī)?nèi)。當(dāng)緩沖時(shí)，其變?yōu)橥街欣^器。這些項(xiàng)目和修改的門通常將不會(huì)插入到保持狀態(tài)(因此無(wú)需為“可停止”)和功能，以使在路徑的多個(gè)支路周圍的延遲相等[視時(shí)序最優(yōu)化策略而定]。
數(shù)字電路的測(cè)試(背景信息)同步VLSI晶片需要計(jì)時(shí)系統(tǒng)來(lái)不僅提供系統(tǒng)定時(shí)以控制鎖存器和其它存儲(chǔ)元件，而且提供一協(xié)助測(cè)試拋光硅的機(jī)制，其可顯示通常來(lái)自由(例如)在制造/平版期間分別由污染或光學(xué)問(wèn)題引起的物理缺陷的若干失效形式。一些最常見(jiàn)的故障為1.固定型故障(Stuck-At fault)此在缺陷引起電路節(jié)點(diǎn)固定在邏輯“0”或邏輯“1”之處。
2.延遲故障不會(huì)影響邏輯操作但引起路徑(通常)花費(fèi)比通常更長(zhǎng)的時(shí)間來(lái)評(píng)估的故障。此故障使裝置不能以所要的時(shí)鐘速度工作并且可致使裝置滯銷。
3.泄漏電流故障其中動(dòng)態(tài)節(jié)點(diǎn)不能使其電荷保持最短的時(shí)間量。此故障在根本不工作的裝置或在其它高溫下或低于額定操作速度的情況下可見(jiàn)。
上述為在制造中的常見(jiàn)的隨機(jī)失效并且某種程度上降低了產(chǎn)量，但是即使正確設(shè)計(jì)的裝置經(jīng)受可影響每一晶片制造的其它系統(tǒng)故障的影響——有時(shí)光學(xué)干涉或制造容差的組合可在每一晶片上的同一點(diǎn)或在晶圓的相同區(qū)域上的晶片上創(chuàng)建不期望的特征。
系統(tǒng)故障最棘手并且必須除錯(cuò)并可能需要對(duì)掩碼重制(re-spin)或?qū)μ幚碇胤倒?。在任一情況下，除非通過(guò)測(cè)試能夠診斷問(wèn)題，否則校正是不可能的并且產(chǎn)量可能為零。
外部測(cè)試/除錯(cuò)如今從晶片外部除錯(cuò)僅得到有限應(yīng)用——僅VLSI裝置使用的信號(hào)的一小部分在外部引腳上可供度量。同樣的問(wèn)題適用于刺激器(stimulus)——引腳不足。最終，調(diào)制解調(diào)器晶片可運(yùn)行的速度通常10x或甚至更快于生產(chǎn)線測(cè)試器可操作的速度。
測(cè)試協(xié)助(內(nèi)部)當(dāng)前解決方法為提供特定晶片上的硬件以能夠使用測(cè)試樣式來(lái)測(cè)試裝置本身。這些數(shù)字測(cè)試樣式可運(yùn)用具有已知激勵(lì)器的裝置的內(nèi)部邏輯，并且因?yàn)榧俣ㄟ壿嫗榇_定性的，所以如果裝置是可操作的并且關(guān)于順應(yīng)性可對(duì)此輸出進(jìn)行測(cè)試以檢查晶片是否工作，那么輸出應(yīng)當(dāng)是可預(yù)測(cè)的。
對(duì)于常規(guī)JTAG(公開(kāi)標(biāo)準(zhǔn))掃描測(cè)試，在通過(guò)邏輯合成進(jìn)行的邏輯元件的設(shè)計(jì)期間[參考來(lái)自Berkeley的SIS public domain system]使用ATPG(自動(dòng)測(cè)試樣式產(chǎn)生)軟件產(chǎn)生測(cè)試模式。設(shè)計(jì)測(cè)試樣式以充分運(yùn)用邏輯，從而展現(xiàn)任何可能的固定型故障。使用移位寄存器(或可能的DFF重新配置以充當(dāng)鏈)以在測(cè)試樣式中移位作為機(jī)器狀態(tài)(在任何時(shí)間完全通過(guò)在其存儲(chǔ)元件內(nèi)的狀態(tài)定義同步系統(tǒng))，可發(fā)出單個(gè)時(shí)鐘脈沖以將機(jī)器狀態(tài)移到下一狀態(tài)。然后讀出從邏輯捕獲的新?tīng)顟B(tài)并將其與所預(yù)期的結(jié)果進(jìn)行比較。
此為耗時(shí)過(guò)程并且測(cè)試器時(shí)間(tester-time)很昂貴。另一缺點(diǎn)在于由測(cè)試器產(chǎn)生的時(shí)鐘周期通常不夠快，基于掃描的方法傳統(tǒng)上僅可識(shí)別固定型故障，但是不能識(shí)別泄漏故障的延遲故障。第二方法稱作內(nèi)置自測(cè)法(BIST)，其中采用晶片上偽隨機(jī)樣式產(chǎn)生器。這些中的每一個(gè)產(chǎn)生確定的但高度可變的樣式(由時(shí)鐘步的排序)并且所述模式饋給所述邏輯。使用再次與時(shí)鐘同一類運(yùn)行檢查和算法捕獲并壓縮來(lái)自邏輯的輸出。在一長(zhǎng)系列的許多時(shí)鐘循環(huán)后，如果邏輯恰當(dāng)運(yùn)行，那么檢查和應(yīng)為一已知的值。此能夠以相對(duì)于高成品率樣本檢查和或由了解產(chǎn)生器樣式和檢查和產(chǎn)生器操作的軟件而計(jì)算出的檢查和的方式測(cè)試。
BIST具有其將以不受測(cè)試器限制而約束的全時(shí)鐘速率工作并且其比自測(cè)快得多的優(yōu)點(diǎn)。
問(wèn)題在于因?yàn)轭A(yù)設(shè)定晶片的確切狀態(tài)不可行，故障覆蓋率不是100％并且詳盡除錯(cuò)更困難。
當(dāng)由于耦合問(wèn)題而產(chǎn)生的許多次延遲故障并非總能被偽隨機(jī)序列捕獲時(shí)，延遲故障的覆蓋率不完全。
掃描型電路此處是應(yīng)用于旋轉(zhuǎn)計(jì)時(shí)電路并且利用“光速”鏈路來(lái)傳輸比平常中繼互連更快的串行數(shù)據(jù)(如掃描數(shù)據(jù))的掃描方法的實(shí)例。
D33[scanlatch_PCT.ps]上文所示的電路的特征。
單步能(使用外部階躍信號(hào))——可能為100個(gè)時(shí)鐘內(nèi)的一個(gè)內(nèi)部脈沖。
全速運(yùn)行直到計(jì)數(shù)N接著停止并轉(zhuǎn)儲(chǔ)所述狀態(tài)(很難但是為查找故障循環(huán)的快速方法)掃描輸入完全狀態(tài)(以高速進(jìn)行排序的移動(dòng)點(diǎn))
以高速使用光速鏈路掃描輸出狀態(tài)定時(shí)序列掃描輸入EN_m和EN_s不活動(dòng)。
Q將保持先前值(掃描輸出——將在一個(gè)1/2循環(huán)中對(duì)M采樣(讀出舊狀態(tài)))將通過(guò)來(lái)自移動(dòng)點(diǎn)寄存器的下一個(gè)1/2循環(huán)上掃描輸入而設(shè)定M。
步進(jìn)和停止整個(gè)晶片同步，CLK變低(僅在單步循環(huán)前取代)。
在CLK＝LOW(為高時(shí)間作預(yù)備)不會(huì)引起任何輸出時(shí)EN_s應(yīng)變高。
CLK變高，來(lái)自主機(jī)(最后掃描輸入或最后從D采樣)中的數(shù)據(jù)的Q(從動(dòng))輸出開(kāi)始有效。
在CLK＝HIGH時(shí)間期間(*CLK不活動(dòng))EN_m變高，其允許當(dāng)CLK變回低時(shí)主機(jī)進(jìn)行采樣。
CLK再次變低(*CLK變高)主機(jī)對(duì)數(shù)據(jù)采樣。crs EN_s應(yīng)變低以預(yù)防所俘獲的數(shù)據(jù)在下一個(gè)1/2循環(huán)上前進(jìn)。
CLK再次變高。主機(jī)停止對(duì)數(shù)據(jù)采樣，EN_m應(yīng)變低以使下次時(shí)鐘變低，不進(jìn)行新的采樣(否則由于將存在對(duì)整個(gè)新時(shí)間進(jìn)行采樣而其將破壞延遲故障測(cè)試)(此處在時(shí)鐘上進(jìn)行(例如)多次采樣而不改變Q的虛擬/n的無(wú)關(guān)可能性)掃描輸出/輸入現(xiàn)可執(zhí)行掃描輸出和輸入——例如輸入新矢量而將舊的取出。
離線比較與所預(yù)測(cè)的ATPG矢量或新步驟比較的讀出。
現(xiàn)再次進(jìn)行Goto步驟(基于普遍晶片范圍事件)因?yàn)槿绻d入新數(shù)據(jù)那么其將在新周期內(nèi)刷新輸出，所以上述方法將找到延遲故障。
當(dāng)CLK為高(*CLK為低)時(shí)EN_m可改變當(dāng)CLK為低時(shí)，EN_s可改變鎖存器數(shù)據(jù)的SRAM型接口通常將使用掃描鏈技術(shù)來(lái)對(duì)晶片掃描輸入并掃描輸出測(cè)試數(shù)據(jù)(見(jiàn)上文)。
此處所建議的替代電路使用給出隨機(jī)讀寫存取的鎖存器的SRAM型接口。
根據(jù)先前概述的預(yù)制旋轉(zhuǎn)時(shí)鐘布局技術(shù)，鎖存器可排列為在時(shí)鐘線下方的行與列(鎖存器也可放置于任意位置并且導(dǎo)線可將其連接到最近的旋轉(zhuǎn)時(shí)鐘線)。此行/列布局完全對(duì)應(yīng)于SRAM布局(在工業(yè)中已熟知)，并且通過(guò)修改，可配置鎖存器存儲(chǔ)元件以完全如a般工作。所展示的鎖存器具有晶體管N7...N9、單列選擇線和行選擇線WRITE、READ。也可在不同于時(shí)鐘結(jié)構(gòu)的金屬層內(nèi)以類似X/Y樣式投送數(shù)據(jù)信號(hào)。行、列、數(shù)據(jù)信號(hào)將被投送到衰減器(Pad)以使信號(hào)離開(kāi)晶片從而連接到測(cè)試器。此外，晶片自身(或許晶片上測(cè)試控制器)可驅(qū)動(dòng)SRAM接口到自測(cè)鎖存器。
SRAM耗用很小——具有100K鎖存器的10×10mm的晶片代表0.1M位的SRAM——由調(diào)制解調(diào)器標(biāo)準(zhǔn)看來(lái)很小。同樣的晶片可能在板上具有2M位的高速緩沖存儲(chǔ)器。在導(dǎo)線和引腳上的耗用很少。測(cè)試模式無(wú)需為次毫微秒存取(不像高速緩沖存儲(chǔ)器)，因此設(shè)計(jì)相當(dāng)直接。STOP信號(hào)和SRAM讀取/寫入接口的內(nèi)部控制允許任意局部化測(cè)試、狀態(tài)轉(zhuǎn)儲(chǔ)/鎖存器狀態(tài)的恢復(fù)(或許對(duì)外部存儲(chǔ)器)并且可有助于促進(jìn)斷電模式。
隨機(jī)存取測(cè)試解決了代表掃描鏈方法的兩個(gè)問(wèn)題1.消除了來(lái)自掃描鏈活動(dòng)的過(guò)多能量(因?yàn)榫系乃羞壿嬳?xiàng)目將由移位數(shù)據(jù)激活，所以通常引起過(guò)多功率消耗)。
2.因?yàn)橐莆籗RAM測(cè)試接口本身是平行的，所以相對(duì)于掃描鏈改進(jìn)了測(cè)試帶寬(低速平行測(cè)試器可達(dá)到較高的吞吐量)。
N計(jì)數(shù)測(cè)試模式無(wú)論SCAN或SRAM接口，對(duì)機(jī)器狀態(tài)進(jìn)行快照接著對(duì)機(jī)器狀態(tài)進(jìn)行轉(zhuǎn)儲(chǔ)使能進(jìn)行有效診斷。
在工業(yè)中實(shí)踐的一個(gè)此方案為二進(jìn)位搜索測(cè)試。
在此模式中，對(duì)機(jī)器的狀態(tài)(所有存儲(chǔ)元件的狀態(tài))初始化(以掃描輸入矢量復(fù)位或預(yù)設(shè))。接著，N時(shí)鐘循環(huán)為將機(jī)器移動(dòng)到N通道循環(huán)的問(wèn)題。
將所述狀態(tài)外部轉(zhuǎn)并將其與由模仿硬件的模擬器預(yù)測(cè)的狀態(tài)相比較。如果所述兩組狀態(tài)數(shù)據(jù)不匹配，那么然后邏輯操作在N循環(huán)中的某處失效。測(cè)試從相同初始狀態(tài)重復(fù)但以N/2循環(huán)和與由模擬器預(yù)測(cè)的N/2狀態(tài)比較的狀態(tài)進(jìn)行。視每次比較的結(jié)果而定，下一次測(cè)試可能為N/4或N*3/4。很快將確定引起故障的確切的時(shí)鐘循環(huán)。
圖式D35[testchip4.ps]展示了用于在使用本文中先前詳盡描述的較低速率的事件的全局同步的N計(jì)數(shù)后，驅(qū)動(dòng)晶片上STOP信號(hào)的外部計(jì)數(shù)器。
在計(jì)數(shù)N事件后對(duì)晶片給出“STOP”信號(hào)。顯然所述/N計(jì)數(shù)器也可在生產(chǎn)晶片的內(nèi)部。
可采用全局同步電路方法D39[global_sync_system.ps]——所展示的控制輸入中的一個(gè)可為用于所展示的電路可在整個(gè)晶片上轉(zhuǎn)換此的“STOP”信號(hào)。對(duì)于N循環(huán)然后停止的信號(hào)輸入，可以相同方式使用等待時(shí)間。在用于STOP的N循環(huán)然后停止方案(假定8個(gè)循環(huán)延遲)中晶片上可能存在等待時(shí)間的Y循環(huán)，但是如果測(cè)試器進(jìn)入N-Y而非N作為到在D39上展示的寄存器的數(shù)目，那么在正確的循環(huán)上將發(fā)生中斷。
節(jié)能模式先前分級(jí)計(jì)時(shí)方案概述了頻率控制方法。先前應(yīng)用展示了電壓調(diào)節(jié)與電源電壓改變以當(dāng)空載時(shí)減小功率。
此可延伸到電壓隨速度改變而同時(shí)成比例縮放。例如逐漸降低頻率(平滑地)同時(shí)降低電源電壓——在此，此可輕松達(dá)到。同樣，如果選通數(shù)據(jù)，那么晶片電壓可降低到低于其將邏輯上運(yùn)行但狀態(tài)不丟失的程度。
軟件流程改進(jìn)當(dāng)將旋轉(zhuǎn)時(shí)鐘方法應(yīng)用于現(xiàn)有設(shè)計(jì)時(shí)，通常的要求是改進(jìn)性能并降低功率消耗。
現(xiàn)有設(shè)計(jì)最可能為使用DFF寄存器的單相、假定零(或低)時(shí)滯方法。
一種改進(jìn)同步性能的熟知的方法是應(yīng)用管線輸送。管線輸送將存儲(chǔ)元件插入在路徑中順序放置的邏輯門之間以減小在重新同步前的門延遲的數(shù)目。
“系統(tǒng)寄存器”、“管線寄存器”的定義我們定義系統(tǒng)寄存器為來(lái)自初始DFF合成電路(在饋入特定流程以前)的寄存器中的一個(gè)。將增加以實(shí)施用于旋轉(zhuǎn)時(shí)鐘流程的管線輸送的額外寄存器定義為“管線寄存器”。
在環(huán)上的額定“同相”抽頭點(diǎn)處保持“系統(tǒng)寄存器”意味著不改變高級(jí)定時(shí)分析。
使用偽DFF類型的設(shè)計(jì)/定時(shí)分析在時(shí)鐘邊緣之前用于數(shù)據(jù)改變的設(shè)計(jì)(如DFF)利益透明度給出某安全因素，即如果邊緣較遲到達(dá)，那么其將較遲傳播并且希望此遲滯不會(huì)在下游累積，使得物體失效。
可使用標(biāo)準(zhǔn)定時(shí)分析“系統(tǒng)”寄存器(非管線寄存器)可在環(huán)的單相部分，假定回路的+/-2.5％＝5％＝10％并且可簡(jiǎn)化定時(shí)分析。
系統(tǒng)寄存器可用作在定時(shí)分析引擎中的“參考點(diǎn)”，而無(wú)需擔(dān)心所有延遲將有助于降低對(duì)可能的狀態(tài)/時(shí)間轉(zhuǎn)換圖表的剖析。
在添加旋轉(zhuǎn)時(shí)鐘管線元件(傳遞鎖存器)之前，系統(tǒng)寄存器可能對(duì)應(yīng)于低速ASIC寄存器，并代表架構(gòu)的一個(gè)良好的結(jié)束點(diǎn)。
在時(shí)序最優(yōu)化期間使元件同步的選擇在將概述的流程中，承擔(dān)重新定時(shí)和時(shí)鐘調(diào)度的算法將從上述列表中選出適當(dāng)?shù)难b置。將選擇全DFF(或在相反相對(duì)定相上背-背的兩通路型鎖存器)用于系統(tǒng)寄存器(如上所定義的)，當(dāng)通路型鎖存器的保持時(shí)間需求不會(huì)引起問(wèn)題時(shí)，將選擇單偽DFF。
為達(dá)到可測(cè)試性，可將配置兩先前選擇。
接著，當(dāng)可掃描性不重要時(shí)，可根據(jù)精細(xì)顆粒管線級(jí)使用時(shí)鐘選通邏輯門思想。最后，可插入選通互連電路以使路徑延遲變化(通過(guò)路徑來(lái)自不同邏輯狀態(tài)路線)規(guī)格化。
管線緩沖器MISC CIRCUITS使用多相旋轉(zhuǎn)時(shí)鐘電容性地驅(qū)動(dòng)單個(gè)點(diǎn)的波形成形D37。當(dāng)驅(qū)動(dòng)絕熱或能量恢復(fù)邏輯電路時(shí)，需要上升以產(chǎn)生小于陡方邊緣。前述圖表給出了使用多相抽頭點(diǎn)以產(chǎn)生電容性分頻器效果的簡(jiǎn)單方法。使用不同尺寸的電容器可剪裁波形。全部陣列電容對(duì)負(fù)載(對(duì)地)電容的比率確定了最終波的振幅。
在具有不同于3f頻率差異D32[4phase_f_lock.ps]的旋轉(zhuǎn)時(shí)鐘之間的相位鎖定為部分電路，所述電路給出了通常方法，其中使用邏輯選通可對(duì)多相并低速時(shí)鐘和兩相高速旋轉(zhuǎn)時(shí)鐘進(jìn)行共同相位鎖定。可看到與絕熱分頻器概念的相似之處。注意，2相、4相的區(qū)別僅在關(guān)于旋轉(zhuǎn)時(shí)鐘的幾何連接點(diǎn)導(dǎo)線布線問(wèn)題上——因?yàn)樗小耙骸毕嘣诿恳画h(huán)路上可用。
雖然已參考本發(fā)明的某些特定優(yōu)選版本相當(dāng)詳細(xì)地描述了本發(fā)明，但是其它版本也是可能的。因此，上述的權(quán)利要求書的精神和范疇不應(yīng)限于對(duì)本文中所含有的優(yōu)選版本的描述。
權(quán)利要求
1.一種使用一個(gè)旋轉(zhuǎn)時(shí)鐘來(lái)設(shè)計(jì)系統(tǒng)的方法，所述方法包含選擇一種處理技術(shù)和一個(gè)程序庫(kù)；執(zhí)行一個(gè)用于一個(gè)設(shè)計(jì)的定時(shí)分析；通過(guò)使用一個(gè)功率和空間限制來(lái)計(jì)算一個(gè)旋轉(zhuǎn)時(shí)鐘的尺度；合成包括將所有鎖存器單元轉(zhuǎn)換成具有零寬度的特定虛擬版本的所述設(shè)計(jì)；將所述單元放置并布線到安裝在所述旋轉(zhuǎn)時(shí)鐘的線之間的行中；移除虛設(shè)鎖存器和重新布線網(wǎng)以使用由所述旋轉(zhuǎn)時(shí)鐘所提供的所述鎖存器；和移除任何過(guò)多的旋轉(zhuǎn)時(shí)鐘鎖存器。
2.一種使用一個(gè)旋轉(zhuǎn)時(shí)鐘來(lái)設(shè)計(jì)系統(tǒng)的方法，所述方法包含通過(guò)使用一種高級(jí)語(yǔ)言來(lái)創(chuàng)建所述系統(tǒng)的一個(gè)高級(jí)行為描述；將期望的邏輯合成為預(yù)設(shè)計(jì)的邏輯門、寄存器和鎖存器的一個(gè)組合，以創(chuàng)建一個(gè)含有一個(gè)邏輯門列表、一個(gè)寄存器初始列表和一個(gè)在所述邏輯門與寄存器之間的互連列表的網(wǎng)表；執(zhí)行一個(gè)重新定時(shí)操作；創(chuàng)建一個(gè)給出每個(gè)寄存器的最優(yōu)計(jì)時(shí)相位的時(shí)鐘時(shí)滯排程表；將所述單元放置在一個(gè)布局上，使得邏輯路徑門相對(duì)于寄存器和鎖存器而放置，并使得所述寄存器和鎖存器放置在一個(gè)旋轉(zhuǎn)時(shí)鐘的已知相位抽頭附近；基于寄存器之間的邏輯路徑門的延遲，為寄存器的最優(yōu)計(jì)時(shí)選擇所述旋轉(zhuǎn)時(shí)鐘的一個(gè)抽頭；和對(duì)所述單元之間的連接進(jìn)行布線。
3.根據(jù)權(quán)利要求2所述的使用一個(gè)旋轉(zhuǎn)時(shí)鐘來(lái)設(shè)計(jì)系統(tǒng)的方法，其進(jìn)一步包含在創(chuàng)建一個(gè)時(shí)鐘時(shí)滯排程表之后，將邊緣觸發(fā)的觸發(fā)器轉(zhuǎn)換成電平觸發(fā)的觸發(fā)器。
全文摘要
一種使用旋轉(zhuǎn)時(shí)鐘來(lái)設(shè)計(jì)集成電路的方法。網(wǎng)表(netlist)包括一個(gè)邏輯門列表、一個(gè)寄存器列表和一個(gè)在所述門與所述寄存器之間的互連列表。計(jì)算一個(gè)時(shí)鐘時(shí)滯排程表以查找用于每個(gè)寄存器的最優(yōu)計(jì)時(shí)相位(clocking phase)。接著，放置單元使得邏輯門放置在寄存器附近，所述邏輯門影響所述寄存器的設(shè)立和保持時(shí)間，并且所述寄存器放置在所述旋轉(zhuǎn)時(shí)鐘的已知相位抽頭(tap)附近。接著，基于寄存器之間的邏輯路徑門的延遲，為寄存器的最優(yōu)計(jì)時(shí)選擇所述旋轉(zhuǎn)時(shí)鐘的一抽頭。
文檔編號(hào)G06F17/50GK1818911SQ200510055488
公開(kāi)日2006年8月16日 申請(qǐng)日期2003年2月14日 優(yōu)先權(quán)日2002年2月15日
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