專(zhuān)利名稱(chēng)：一種多處理器芯片的二維方格布局結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于處理器技術(shù)領(lǐng)域，具體是一種多處理器芯片的二維方格布局結(jié)構(gòu)。
背景技術(shù)：
在處理器設(shè)計(jì)領(lǐng)域，在單處理器架構(gòu)下設(shè)計(jì)的處理器，在面積功耗等特征上效率比較低。而片上多處理器因其在這些特征上的高效率，已經(jīng)被公認(rèn)為是處理器發(fā)展的必然方向。深亞微米CMOS工藝的發(fā)展，使得單芯片上可以集成10億個(gè)晶體管以上，這為片上多處理器奠定了單芯片集成規(guī)模上的基礎(chǔ)。
而隨著CMOS工藝的升級(jí)，線(xiàn)延遲相對(duì)于門(mén)延遲減少的比例要小，尤其芯片全局長(zhǎng)連線(xiàn)的延遲對(duì)現(xiàn)在及將來(lái)芯片的主頻提高影響比較大。所以要在芯片設(shè)計(jì)避免全局長(zhǎng)連線(xiàn)的產(chǎn)生。
隨著芯片集成能力的提高，電路規(guī)模越來(lái)越大，所以設(shè)計(jì)復(fù)雜度和難度都相應(yīng)增大。再加上要避免全局長(zhǎng)連線(xiàn)產(chǎn)生，更是對(duì)EDA工具提出了挑戰(zhàn)。而假如電路具有硬件的可擴(kuò)展性，將很大的降低設(shè)計(jì)的難度。本文就提出了具有二維的可擴(kuò)展性的布局結(jié)構(gòu)。這種結(jié)構(gòu)的設(shè)計(jì)過(guò)程中不僅能降低設(shè)計(jì)難度，消除全局長(zhǎng)連線(xiàn)，而且為多處理器編程提供了更大的靈活性。另外本文提出的處理器核兼容的兩類(lèi)指令也為該多處理器的編程提供了部分基礎(chǔ)。

發(fā)明內(nèi)容
本文提出了一種多處理器芯片的二維方格布局結(jié)構(gòu)。使用同樣布局形狀(長(zhǎng)和寬)的處理器核，拼成具有二維方格布局結(jié)構(gòu)的多處理器。如圖1所示，每個(gè)處理器核在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器核。在相鄰處理器的共同邊界上，有負(fù)責(zé)二者之間數(shù)據(jù)傳輸和相互控制的信號(hào)互聯(lián)。我們只需按照同樣的物理尺寸，和接口位置對(duì)各個(gè)處理器核進(jìn)行單獨(dú)設(shè)計(jì)，然后再將它們直接按照對(duì)稱(chēng)性拼接在一起，組成多處理器芯片。這樣做不僅使得最長(zhǎng)的連線(xiàn)僅僅局限于單個(gè)處理器的面積范圍內(nèi)，消除了芯片全局長(zhǎng)連線(xiàn)信號(hào)，而且為多處理器的可擴(kuò)展性奠定了基礎(chǔ)，提高了軟件編程的靈活性。從而不僅可以提高單個(gè)處理器的主頻，又降低了大規(guī)模多處理器的設(shè)計(jì)難度。本發(fā)明結(jié)構(gòu)的優(yōu)點(diǎn)在于，只需就單個(gè)處理器核進(jìn)行物理設(shè)計(jì)，這樣最長(zhǎng)的連線(xiàn)也只局限于單個(gè)處理器核的面積范圍內(nèi)，從而有利于提高處理器核的主頻。
在該多處理器的二維方格布局結(jié)構(gòu)中，每一個(gè)格點(diǎn)為一個(gè)處理器核。該多處理器的二維的可擴(kuò)展性主要體現(xiàn)在，每個(gè)處理器核在縱橫兩個(gè)方向上，擁有4個(gè)相鄰的處理器格點(diǎn)，我們可以根據(jù)需要，按照方形芯片要求，增加或者減少處理器格點(diǎn)個(gè)數(shù)。
這種多處理器結(jié)構(gòu)是一種對(duì)稱(chēng)結(jié)構(gòu)，但是我們?cè)谠O(shè)計(jì)處理器指令集時(shí)，設(shè)計(jì)了指令，可以分布式的配置處理器核之間的主從關(guān)系。在確定了主從關(guān)系之后，主處理器可以通過(guò)我們?cè)O(shè)計(jì)的另一類(lèi)指令，將從處理器的程序流給停下來(lái)，之后可以再通過(guò)指令將該處理器從IDLE狀態(tài)中給釋放出來(lái)。我們將相鄰的兩個(gè)處理器核合稱(chēng)為一個(gè)處理器核格點(diǎn)對(duì)。我們?cè)O(shè)計(jì)的兩類(lèi)指令分別為第一類(lèi)指令是用來(lái)配置一個(gè)處理器核在一個(gè)格點(diǎn)對(duì)中，作為主處理器格點(diǎn)，還是從處理器格點(diǎn)；第二類(lèi)指令是，主處理器用來(lái)配置從處理器核的程序流進(jìn)入或者脫離IDLE狀態(tài)。
第一類(lèi)指令的語(yǔ)法形式為<enable/disable><master/slave><相鄰處理器核ID>；它的功能解釋是配置或者取消本處理器作為在指令中指示的相鄰處理器核的master或者slave。根據(jù)這類(lèi)指令我們能夠看出，在一個(gè)格點(diǎn)對(duì)中，可能存在一種不分master還是slave的關(guān)系，譬如一旦兩個(gè)處理器核中至少有一個(gè)執(zhí)行了disable的這類(lèi)指令，它們之間的關(guān)系就不存在合法的master/slave關(guān)系了。在一個(gè)格點(diǎn)對(duì)中，一個(gè)被配置成另一個(gè)的有效master，后者被配置成前者的有效slave，我們才稱(chēng)其為合法的master/slave關(guān)系。
第二類(lèi)指令的語(yǔ)法形式為<idle/free><相鄰處理器核ID>；該指令的功能就是主處理器執(zhí)行此指令，使指令指示的從處理器進(jìn)入或者脫離IDLE狀態(tài)。
在一個(gè)格點(diǎn)對(duì)中兩個(gè)核的共同邊界上，有二者互聯(lián)的數(shù)據(jù)或者控制信號(hào)，其中就包括傳遞給對(duì)方上述兩類(lèi)指令執(zhí)行結(jié)果的信號(hào)線(xiàn)。第一類(lèi)指令執(zhí)行后，將通過(guò)執(zhí)行方送給另一方的兩根信號(hào)告訴另一方。這兩根信號(hào)線(xiàn)為1，ms指示發(fā)出該信號(hào)的處理器被其自己配置為該格點(diǎn)對(duì)的Master還是Slave。2，ms_ena指示信號(hào)ms是否有效。第二類(lèi)指令將通過(guò)執(zhí)行方送給另一方的一根信號(hào)告訴另一方。這根信號(hào)為ena_idle，發(fā)出該信號(hào)的處理器核必須為格點(diǎn)對(duì)的主處理器，接收方必須為從處理器。該信號(hào)在主處理器執(zhí)行權(quán)利要求3所述的<idle><該從處理器>；之后該信號(hào)有效，直到主處理器執(zhí)行<free><該從處理器>；才變成無(wú)效。該信號(hào)有效時(shí)，從處理器的程序流處于IDLE狀態(tài)。該信號(hào)從有效變?yōu)闊o(wú)效，從處理器的程序流脫離IDLE狀態(tài)。
技術(shù)方案一種多處理器芯片的二維方格布局結(jié)構(gòu)，使用同樣布局形狀(長(zhǎng)和寬)的處理器核，拼成具有二維方格布局結(jié)構(gòu)的多處理器，每個(gè)處理器核在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器核，在處理器核和其相鄰的處理器核的共同邊界上，有數(shù)據(jù)傳輸端口和相互控制端口相連，負(fù)責(zé)二者之間數(shù)據(jù)傳輸和相互控制的信號(hào)互聯(lián)。這樣能夠?qū)崿F(xiàn)它們之間的數(shù)據(jù)傳輸和相互控制。另外為了保證處理器之間多種方式的相互數(shù)據(jù)訪(fǎng)問(wèn)順利進(jìn)行，我們提供了一種分布式方法配置任意相鄰兩個(gè)處理器的主從關(guān)系，主處理器還可以通過(guò)指令，停止從處理器的程序流。
這種考慮到布局的多處理器結(jié)構(gòu)能夠有效地避免全局長(zhǎng)連線(xiàn)信號(hào)。而隨著深亞微米CMOS工藝的發(fā)展，線(xiàn)延遲減小的速度比起門(mén)延遲減小的速度要小的多，所以在使用現(xiàn)在和將來(lái)工藝的芯片中，要想提高處理器的主頻，就必須消除全局長(zhǎng)連線(xiàn)。另外這種結(jié)構(gòu)具有非常強(qiáng)的可擴(kuò)展性，可以按照需要增加或者減少片上處理器核的個(gè)數(shù)。
所述的多處理器芯片的二維方格布局結(jié)構(gòu)，1)該多處理器具有二維方格布局結(jié)構(gòu)，每一個(gè)格點(diǎn)為一個(gè)處理器核；
2)該多處理器具有二維的可擴(kuò)展性，可以根據(jù)需要，按照方形芯片要求，增加或者減少處理器格點(diǎn)個(gè)數(shù)；3)每個(gè)處理器格點(diǎn)在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器格點(diǎn)；4)兩個(gè)相鄰的處理器在其共同邊界上，有互連信號(hào)，負(fù)責(zé)相互數(shù)據(jù)傳輸和控制；5)，每個(gè)處理器格點(diǎn)單獨(dú)進(jìn)行物理設(shè)計(jì)，最后拼成整個(gè)多處理器芯片，這樣可以避免芯片全局的長(zhǎng)連線(xiàn)，從而可以降低設(shè)計(jì)難度，提高處理器主頻。
所述的多處理器芯片的二維方格布局結(jié)構(gòu)，一個(gè)處理器核和其相鄰的一個(gè)處理器核為一個(gè)處理器格點(diǎn)對(duì)，處理器格點(diǎn)對(duì)中的每個(gè)處理器核擁有下述兩類(lèi)指令1)用來(lái)配置該處理器核在一個(gè)格點(diǎn)對(duì)中，作為主處理器格點(diǎn)，還是從處理器格點(diǎn)，其語(yǔ)法形式為<enable/disable><master/slave><相鄰處理器核ID>；它的功能就是配置或者取消本處理器作為在指令中指示的處理器核的master或者slave；2)在一個(gè)格點(diǎn)對(duì)中的兩個(gè)處理器核都被合理配置成有效對(duì)之后也就是一個(gè)為master[主處理器]，另一個(gè)為slave[從處理器]，主處理器可以使用指令將從處理器的程序流給停下來(lái)，過(guò)一段時(shí)間之后再通過(guò)指令將其程序流給解放出來(lái)，使其正常運(yùn)轉(zhuǎn)，指令的語(yǔ)法形式如下<idle/free><相鄰處理器核ID>；該指令的功能就是使指令指示的從處理器進(jìn)入或者脫離IDLE狀態(tài)。
這兩類(lèi)指令屬于多處理器格點(diǎn)處理器核的指令集的內(nèi)容，是實(shí)現(xiàn)可編程多處理器功能的必要的組成部分，也是該發(fā)明的必要的技術(shù)特征。
所述的多處理器芯片的二維方格布局結(jié)構(gòu)，為實(shí)現(xiàn)所述的兩類(lèi)指令功能，一個(gè)處理器格點(diǎn)對(duì)中的兩個(gè)處理器核之間，有互相發(fā)給對(duì)方的信號(hào)，共6根，單方向有3根，分別為1)，ms，指示發(fā)出該信號(hào)的處理器被其自己配置為該格點(diǎn)對(duì)的Master還是Slave；2)，ms_ena，指示信號(hào)ms是否有效；
3)，ena_idle，發(fā)出該信號(hào)的處理器核必須為格點(diǎn)對(duì)的主處理器，接收方必須為從處理器，該信號(hào)在主處理器執(zhí)行權(quán)利要求3所述的<idle><該從處理器>；之后該信號(hào)有效，直到主處理器執(zhí)行<free><該從處理器>；才變成無(wú)效，該信號(hào)有效時(shí)，從處理器的程序流處于IDLE狀態(tài)，該信號(hào)從有效變?yōu)闊o(wú)效，從處理器的程序流脫離IDLE狀態(tài)。


圖1是本發(fā)明的多處理器芯片的二維方格布局結(jié)構(gòu)示意圖。
圖2是一個(gè)格點(diǎn)對(duì)中用來(lái)實(shí)現(xiàn)本發(fā)明所述兩類(lèi)指令功能的互連信號(hào)示意圖。
具體實(shí)施例方式
圖1是多處理器芯片的二維方格布局結(jié)構(gòu)示意圖。從圖中所示，要實(shí)現(xiàn)該結(jié)構(gòu)，要求有二1，各個(gè)處理器格點(diǎn)的物理形狀必須一樣；2，相鄰處理器在其共同邊界上的信號(hào)必須可以互相對(duì)接。
我們要實(shí)現(xiàn)這種結(jié)構(gòu)，只要按照上述兩個(gè)要求，對(duì)處理器核進(jìn)行獨(dú)立物理設(shè)計(jì)，然后將它們按照對(duì)稱(chēng)性進(jìn)行拼接，從而組成一個(gè)完整的多處理器芯片。
圖2是1個(gè)格點(diǎn)對(duì)中用來(lái)實(shí)現(xiàn)本文所述兩類(lèi)指令功能的互連信號(hào)示意圖。該圖示意要實(shí)現(xiàn)本文提出的兩類(lèi)指令，格點(diǎn)對(duì)中的處理器之間必須有6個(gè)互連信號(hào)，單方向?yàn)?個(gè)，分別是ms，ms_ena，和ena_idle。
權(quán)利要求
1，一種多處理器芯片的二維方格布局結(jié)構(gòu)，其特征在于使用同樣布局形狀的處理器核，拼成具有二維方格布局結(jié)構(gòu)的多處理器，每個(gè)處理器核在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器核，在處理器核和其相鄰的處理器核的共同邊界上，有數(shù)據(jù)傳輸端口和相互控制端口相連，負(fù)責(zé)二者之間數(shù)據(jù)傳輸和相互控制的信號(hào)互聯(lián)。
2，根據(jù)權(quán)利要求1所述的多處理器芯片的二維方格布局結(jié)構(gòu)，其特征在于1)該多處理器具有二維方格布局結(jié)構(gòu)，每一個(gè)格點(diǎn)為一個(gè)處理器核；2)該多處理器具有二維的可擴(kuò)展性，可以根據(jù)需要，按照方形芯片要求，增加或者減少處理器格點(diǎn)個(gè)數(shù)；3)每個(gè)處理器格點(diǎn)在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器格點(diǎn)；4)兩個(gè)相鄰的處理器在其共同邊界上，有互連信號(hào)，負(fù)責(zé)相互數(shù)據(jù)傳輸和控制；5)每個(gè)處理器格點(diǎn)單獨(dú)進(jìn)行物理設(shè)計(jì)，最后拼成整個(gè)多處理器芯片，這樣可以避免芯片全局的長(zhǎng)連線(xiàn)，從而可以降低設(shè)計(jì)難度，提高處理器主頻。
3，根據(jù)權(quán)利要求1或2所述的多處理器芯片的二維方格布局結(jié)構(gòu)，其特征在于一個(gè)處理器核和其相鄰的一個(gè)處理器核為一個(gè)處理器格點(diǎn)對(duì)，處理器格點(diǎn)對(duì)中的每個(gè)處理器核指令集中，擁有下述兩類(lèi)指令1)用來(lái)配置該處理器核在一個(gè)格點(diǎn)對(duì)中，作為主處理器格點(diǎn)，還是從處理器格點(diǎn)，其語(yǔ)法形式為<enable/disable><master/slave><相鄰處理器核ID>；它的功能就是配置或者取消本處理器作為在指令中指示的處理器核的master或者slave；2)在一個(gè)格點(diǎn)對(duì)中的兩個(gè)處理器核都被合理配置成有效對(duì)之后，也就是一個(gè)為master[主處理器]，另一個(gè)為slave[從處理器]，主處理器可以使用指令將從處理器的程序流給停下來(lái)，過(guò)一段時(shí)間之后再通過(guò)指令將其程序流給解放出來(lái)，使其正常運(yùn)轉(zhuǎn)，指令的語(yǔ)法形式如下<idle/free><相鄰處理器核ID>；該指令的功能就是使指令指示的從處理器進(jìn)入或者脫離IDLE狀態(tài)，這兩類(lèi)指令屬于多處理器格點(diǎn)處理器核的指令集的內(nèi)容，是實(shí)現(xiàn)可編程多處理器功能的必要的組成部分，也是該發(fā)明的必要的技術(shù)特征。
4，根據(jù)權(quán)利要求3所述的多處理器芯片的二維方格布局結(jié)構(gòu)，其特征在于為實(shí)現(xiàn)所述的兩類(lèi)指令功能，一個(gè)處理器格點(diǎn)對(duì)中的兩個(gè)處理器核之間，有互相發(fā)給對(duì)方的信號(hào)，共6根，單方向有3根，分別為1)ms，指示發(fā)出該信號(hào)的處理器被其自己配置為該格點(diǎn)對(duì)的Master還是Slave；2)ms_ena，指示信號(hào)ms是否有效；3)ena_idle，發(fā)出該信號(hào)的處理器核必須為格點(diǎn)對(duì)的主處理器，接收方必須為從處理器，該信號(hào)在主處理器執(zhí)行權(quán)利要求3所述的<idle><該從處理器>；之后該信號(hào)有效，直到主處理器執(zhí)行<free><該從處理器>；才變成無(wú)效，該信號(hào)有效時(shí)，從處理器的程序流處于IDLE狀態(tài)，該信號(hào)從有效變?yōu)闊o(wú)效，從處理器的程序流脫離IDLE狀態(tài)。
全文摘要
本發(fā)明屬于處理器技術(shù)領(lǐng)域，是一種多處理器芯片的二維方格布局結(jié)構(gòu)?；痉桨甘?，使用同樣布局形狀(長(zhǎng)和寬)的處理器核，拼成具有二維方格布局結(jié)構(gòu)的多處理器，每個(gè)處理器核在縱橫兩個(gè)方向上擁有4個(gè)相鄰的處理器核，在處理器核和其相鄰的處理器核的共同邊界上，有數(shù)據(jù)傳輸端口和相互控制端口相連，負(fù)責(zé)二者之間數(shù)據(jù)傳輸和相互控制的信號(hào)互聯(lián)。這樣能夠?qū)崿F(xiàn)它們之間的數(shù)據(jù)傳輸和相互控制。另外為了保證處理器之間多種方式的相互數(shù)據(jù)訪(fǎng)問(wèn)順利進(jìn)行，我們提供了一種分布式方法配置任意相鄰兩個(gè)處理器的主從關(guān)系，主處理器還可以通過(guò)指令，停止從處理器的程序流。
文檔編號(hào)G06F17/50GK1987871SQ20051013069
公開(kāi)日2007年6月27日 申請(qǐng)日期2005年12月21日 優(yōu)先權(quán)日2005年12月21日
發(fā)明者周朝顯, 陳杰 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所