專(zhuān)利名稱(chēng)：結(jié)合基于微處理器的計(jì)算機(jī)系統(tǒng)使用的包括可重構(gòu)核心邏輯的邏輯器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及基于微處理器的計(jì)算機(jī)系統(tǒng)領(lǐng)域。更確切地 說(shuō)，本發(fā)明涉及結(jié)合基于微處理器的計(jì)算機(jī)系統(tǒng)使用的包括可重構(gòu)核 心邏輯的邏輯器件。
背景技術(shù)：
當(dāng)前，利用例如微處理器等的高密度邏輯器件的計(jì)算機(jī)系統(tǒng)通常 需要結(jié)合使用通常被稱(chēng)為"核心邏輯"的某形式的芯片組。該核心邏 輯的用途在于執(zhí)行計(jì)算機(jī)所需要的功能，但并非必須由微處理器本身 提供。這些功能的實(shí)例是顯示器、外圍輸入/輸出(I/O)訪問(wèn)和主存 儲(chǔ)器訪問(wèn)。顯然，這三個(gè)功能各自所需的性能水平將根據(jù)特殊應(yīng)用大 大變化。正因?yàn)槿绱?，幾乎每一種微處理器都存在多種芯片組，提供 各種各樣的性能組合及價(jià)格點(diǎn)。此外，由于任何特定的微處理器會(huì)有 有限的功能性以及有限的外部帶寬，則核心邏輯的功能是通過(guò)經(jīng)由前 端總線(FSB)的可用微處理器互聯(lián)帶寬提供所有剩余的所需功能。發(fā)明內(nèi)容與所有當(dāng)前可用的展現(xiàn)確定功能的標(biāo)準(zhǔn)核心邏輯不同，如果開(kāi)發(fā) 出含可重構(gòu)邏輯的核心邏輯，其功能性可根據(jù)各種需要 (need-by-need basis)變化，同時(shí)消除與制造多個(gè)不同的專(zhuān)用的芯
片組相關(guān)的高開(kāi)發(fā)成本。例如，這種核心邏輯可通過(guò)重新分配引腳和 門(mén)電路來(lái)分割固定的可用帶寬，用于支持內(nèi)存密集型應(yīng)用的分割與用于支持顯示密集型應(yīng)用(display intensive application)的分割不同。對(duì)于i/o密集型應(yīng)用它也可執(zhí)行不同的組合。例如，如果某人打算選擇使用PCI Express X8而不是PCI Express X4，通過(guò)向特定的1/0功能分配兩倍數(shù)量的引腳可能得到基本上兩倍 的帶寬。另一個(gè)例子是再次重新分配引腳，與單通道控制器相反，執(zhí) 行用于需要最大內(nèi)存帶寬的應(yīng)用的雙通道存儲(chǔ)控制器。也可能不設(shè)計(jì) 和制造新的芯片而執(zhí)行常規(guī)接口，例如SRC Computers SNAPTM，或者 還未知的I/0標(biāo)準(zhǔn)。可通過(guò)在裝配主板時(shí)的固定方式或根據(jù)動(dòng)態(tài)應(yīng)用 (application-by-application basis)完成這些部件的重構(gòu)。首先， 用戶(hù)或主板制造商將決定需要什么接口組合。方便地，在此步驟之前， 所有現(xiàn)有接口可以歸納到電路"宏指令"庫(kù)。第二步是然后從該庫(kù)中選 擇適當(dāng)?shù)暮?。第三，可運(yùn)行布局布線程序以實(shí)際產(chǎn)生將并入所需宏 組的電路。這個(gè)過(guò)程的輸出將是二進(jìn)制配置文件。第四，該文件將 被直接載入可重構(gòu)核心邏輯或相鄰配置可編程只讀存儲(chǔ)器(PR0M)中。 然后可以啟動(dòng)該可重構(gòu)核心邏輯，使其裝載配置文件以備使用。除了該端口可重構(gòu)性能之外，還可能在核心邏輯中執(zhí)行各種功 能。例如，假設(shè)需要非線性存儲(chǔ)數(shù)據(jù)存取模式。在目前的標(biāo)準(zhǔn)系統(tǒng)中， 必須從存儲(chǔ)器中檢索用于每一所需元素的高速緩存線。這很可能意味 著，例如，與實(shí)際所需的數(shù)據(jù)相比處理器必需讀取多于16倍的數(shù)據(jù)。 現(xiàn)今的核心邏輯不得不這樣做，因?yàn)槠涔δ苄员仨氃谠O(shè)計(jì)時(shí)確定。反 過(guò)來(lái)，這給用于各種應(yīng)用的設(shè)計(jì)方法施加了壓力，因而阻礙對(duì)特定應(yīng) 用的最優(yōu)化。另一方面，根據(jù)本發(fā)明的公開(kāi)內(nèi)容，如果核心邏輯中例示了參數(shù) 化數(shù)據(jù)預(yù)取功能單元，那么從處理器傳遞到該參數(shù)化數(shù)據(jù)預(yù)取功能單 元中的參數(shù)能夠使其改變其電路功能性，并以非線性、特定應(yīng)用方式 訪問(wèn)存儲(chǔ)器，而后僅提取和壓縮處理器所需的數(shù)據(jù)。那么對(duì)于該例子 這將在帶寬效率方面產(chǎn)生多達(dá)16X的提高，而可以根據(jù)(based off)
從處理器接收到的數(shù)據(jù)讀取命令實(shí)現(xiàn)。如果核心邏輯的所有或至少部 分可重構(gòu)，可實(shí)現(xiàn)這一 點(diǎn)。盡管用非可重構(gòu)邏輯也可能實(shí)現(xiàn)至少一部分這種操作功能性選 擇，然而電路必需預(yù)先被確定并且在設(shè)計(jì)芯片時(shí)被設(shè)定。此外，與僅 簡(jiǎn)單提供一組可重構(gòu)的門(mén)電路相反，由于必需在門(mén)電路中實(shí)現(xiàn)所有需要的選項(xiàng)，所以將使用更多邏輯。根據(jù)目標(biāo)應(yīng)用，數(shù)據(jù)預(yù)取和數(shù)據(jù)存 取功能單元的補(bǔ)碼可完全不同，并且甚至可包括數(shù)學(xué)功能。而且，提 供和使用根據(jù)本發(fā)明的可重構(gòu)核心邏輯芯片組允許該補(bǔ)碼在主板裝配(board build)時(shí)被設(shè)定，或根據(jù)應(yīng)用被重構(gòu)?？芍辽儆脙蓚€(gè)方法實(shí)現(xiàn)這種所需的功能性。該裝置可以為100% 可重構(gòu)，或者可以將一定量的固定邏輯(如前端總線接口)與一定量 的如用于數(shù)據(jù)預(yù)取或I/O端口選擇的可重構(gòu)邏輯等的可重構(gòu)邏輯結(jié) 合。而且，可用幾種方法實(shí)現(xiàn)這種核心邏輯的實(shí)際物理執(zhí)行。首先， 通過(guò)將公知的基于可重構(gòu)邏輯的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)制造技 術(shù)與標(biāo)準(zhǔn)邏輯的兼容制造技術(shù)結(jié)合，在單個(gè)管芯上制造兩種邏輯類(lèi)型 是可能的。這非常類(lèi)似于目前使用的在同一管芯上制作帶有SRAM緩 存的高端微處理器的制造工藝。其缺點(diǎn)是，需要相當(dāng)先進(jìn)的晶片加工 技術(shù)，從而導(dǎo)致大的管芯面積。反過(guò)來(lái)，除非保持很?chē)?yán)格的工藝控制， 否則這樣更易于產(chǎn)生會(huì)降低成品率的晶圓缺陷。另一種技術(shù)是，在如上述授權(quán)專(zhuān)利和未決專(zhuān)利申請(qǐng)中所公開(kāi)和要 求保護(hù)的標(biāo)準(zhǔn)邏輯器件頂部堆疊標(biāo)準(zhǔn)可重構(gòu)器件。這有明顯優(yōu)勢(shì)，利 用兩個(gè)較小的管芯，其本身將比單個(gè)大管芯具有更高的成品率，而只 需要額外的管芯堆疊操作。第三種選擇是使用100%可重構(gòu)器件實(shí)現(xiàn) 所有的核心邏輯功能。以前，SRC Computers, Inc., Colorado Springs, Colorado (SCR 電腦公司，科羅拉多斯普林斯)已使用標(biāo)準(zhǔn)的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA) 提供專(zhuān)用集成電路(ASIC)代替橋芯片，能夠直接連接至Intel" P6 FSB，因而顯示出使用可重構(gòu)器件連接至FSB的生存性。然而，與本 發(fā)明不同，這項(xiàng)技術(shù)主要提供沒(méi)有能力在系統(tǒng)中重構(gòu)的固定設(shè)計(jì)，且 無(wú)法如在此公開(kāi)的那樣有效地改變其1/0補(bǔ)碼，除了連接至FSB外也
不能執(zhí)行所有典型的北橋功能。該設(shè)計(jì)的主要目的是有效地替代本來(lái)將用于附加在標(biāo)準(zhǔn)北橋之外的ASIC,而非作為標(biāo)準(zhǔn)北橋的替換物。根據(jù)本發(fā)明的技術(shù)，還可能通過(guò)部分或所有可能為可重構(gòu)的多重 組件將核心邏輯功能分開(kāi)，很像目前將芯片在"北橋"和"南橋"之 間分開(kāi)。在此特別公開(kāi)了一種邏輯器件，該邏輯器件包括與基于微處理器 的計(jì)算機(jī)系統(tǒng)結(jié)合使用的可重構(gòu)核心邏輯，可用完全可重構(gòu)邏輯電路 或可重構(gòu)邏輯和固定邏輯部分的組合實(shí)現(xiàn)該可重構(gòu)核心邏輯。該核心 邏輯可含有動(dòng)態(tài)可選或在制造過(guò)程中可選的參數(shù)化功能，并可允許在 兩個(gè)或更多端口之間動(dòng)態(tài)或預(yù)置地重新分配外部帶寬。完全可重構(gòu)電 路或可重構(gòu)和固定的邏輯的組合可共同制造在單個(gè)管芯上，或由集成 電路管芯堆疊技術(shù)形成。在此還特別公開(kāi)了一種用于將至少一個(gè)微處理器連接至存儲(chǔ)系 統(tǒng)的邏輯器件，該邏輯器件包括用于將所述邏輯器件連接至所述存儲(chǔ) 系統(tǒng)的可重構(gòu)邏輯部分。在此處公開(kāi)的另一實(shí)施例中，該邏輯器件可 進(jìn)一步包括用于將所述邏輯器件連接至所述至少一個(gè)微處理器的固 定邏輯部分。至少部分的可重構(gòu)邏輯部分還可另外配置成用作一項(xiàng)或多項(xiàng)直 接執(zhí)行邏輯(DEL)的可重構(gòu)處理元件，在訪問(wèn)計(jì)算系統(tǒng)資源方面，該 DEL可重構(gòu)處理元件可用作相關(guān)微處理器的有效同位體。


結(jié)合附圖參考以下優(yōu)選實(shí)施例的說(shuō)明，本發(fā)明的上述及其它特點(diǎn) 和目的以及實(shí)現(xiàn)它們的方式將變得更加明顯，并且本發(fā)明本身將得到最好的理解。其中圖l是結(jié)合傳統(tǒng)核心邏輯芯片組和非交叉存取的存儲(chǔ)器執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的功能框圖；圖2是結(jié)合具有交叉存取存儲(chǔ)器和基于I/O的圖形端口 (I/0-based graphics port)的傳統(tǒng)核心邏輯芯片組執(zhí)行的部分計(jì)算 機(jī)系統(tǒng)的相應(yīng)功能框圖3是結(jié)合根據(jù)本發(fā)明的至少部分可重構(gòu)的核心邏輯芯片組并且利用非交叉存取存儲(chǔ)器執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的功能框圖；圖4是結(jié)合根據(jù)本發(fā)明的至少部分可重構(gòu)的核心邏輯芯片組并且利用交叉存取存儲(chǔ)器和基于I/O的圖形端口執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的相應(yīng)功能框圖；圖5是結(jié)合根據(jù)本發(fā)明的完全可重構(gòu)的核心邏輯芯片組并且利用非交叉存取存儲(chǔ)器執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的功能框圖；圖6是結(jié)合根據(jù)本發(fā)明的完全可重構(gòu)的核心邏輯芯片組并且利用交叉存取存儲(chǔ)器和基于I/O的圖形端口執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的相應(yīng)功能框圖以及圖7是一個(gè)流程圖，其說(shuō)明了上述圖中所示的至少部分可重構(gòu)的核心邏輯芯片組的典型的配置過(guò)程。
具體實(shí)施方式
現(xiàn)在參照?qǐng)D1，其示出了結(jié)合傳統(tǒng)核心邏輯芯片組和非交叉存取 存儲(chǔ)器執(zhí)行的部分計(jì)算機(jī)系統(tǒng)100的功能框圖。計(jì)算機(jī)系統(tǒng)100包括 一對(duì)通過(guò)前端總線(FSB)與北橋104核心邏輯芯片連接的微處理器 102。和102,。然后，北橋104通過(guò)圖形總線與圖形端口 106連接，并 且通過(guò)雙向存儲(chǔ)總線與由多個(gè)雙列直插式存儲(chǔ)器模塊108 (DI畫(huà))組 成的存儲(chǔ)系統(tǒng)連接。如圖所示，南橋110芯片與北橋104連接，并將 計(jì)算機(jī)系統(tǒng)100與輸入/輸出(I/O)總線連接?，F(xiàn)在再參照?qǐng)D2，其示出了結(jié)合具有交叉存取存儲(chǔ)器和基于I/O 的圖形端口的傳統(tǒng)核心邏輯芯片組執(zhí)行的部分計(jì)算機(jī)系統(tǒng)的相應(yīng)功 能框圖。計(jì)算機(jī)系統(tǒng)200包括一對(duì)通過(guò)前端總線(FSB)與北橋204 核心邏輯芯片連接的微處理器202。和202,。而北橋204通過(guò)一對(duì)雙向 存儲(chǔ)總線與由多個(gè)交叉存取DIMM 108組成的存儲(chǔ)系統(tǒng)連接。如圖所 示，南橋210芯片與北橋204連接，并將計(jì)算機(jī)系統(tǒng)100與連接到輸 入/輸出(I/O)總線的圖形端口 206連接。在上面的圖中，通用名稱(chēng)"北橋"和"南橋"代表核心邏輯。北 橋104， 204是主要的核心邏輯芯片，其主要功能是向多種1/0端口(例如圖形端口)分配微處理器102、 202前端總線(FSB)和存儲(chǔ)總線 帶寬。圖1的計(jì)算機(jī)系統(tǒng)100表示用于例如顯示密集型應(yīng)用的配置。這 種情況下，分配北橋104上的引腳以直接服務(wù)圖形總線。另一方面， 圖2所示的計(jì)算機(jī)系統(tǒng)200表示例如支持存儲(chǔ)密集型應(yīng)用的配置。這 種情況下，將北橋204構(gòu)造為有兩個(gè)存儲(chǔ)總線，從而有效地將該系統(tǒng) 的存儲(chǔ)帶寬增加一倍。在這兩種情況中，給定北橋104、 204芯片上的有限的引腳數(shù)和 后一情況中必須分配的內(nèi)部邏輯門(mén)電路，必須作出協(xié)調(diào)以支持兩個(gè)存 儲(chǔ)總線，而以前一情況中的直接連接圖形總線為代價(jià)。圖2所示的計(jì) 算機(jī)系統(tǒng)200的圖形功能在該特定應(yīng)用組中并非同樣關(guān)鍵，從而可通 過(guò)將圖形連接移至南橋210上的通用I/O實(shí)現(xiàn)該圖形功能。這種方法 的問(wèn)題是必需為人們尋求支持的每一配置生產(chǎn)一套獨(dú)特的核心邏輯心片o目前，市場(chǎng)上有許多專(zhuān)用的核心邏輯芯片組。用于這些芯片組的 相關(guān)開(kāi)發(fā)成本當(dāng)然非常高，并將隨著技術(shù)向更精細(xì)光刻發(fā)展的需求繼 續(xù)變得更高。這些經(jīng)濟(jì)壓力致使迫切需要找到一種方式以提供各種無(wú) 相關(guān)特殊專(zhuān)用核心邏輯開(kāi)發(fā)成本的計(jì)算機(jī)系統(tǒng)性能水平。現(xiàn)在再參照?qǐng)D3，其示出了結(jié)合根據(jù)本發(fā)明的至少部分可重構(gòu)的 核心邏輯芯片組執(zhí)行的部分計(jì)算機(jī)系統(tǒng)300的功能框圖，其使用了非 交叉存取存儲(chǔ)器。計(jì)算機(jī)系統(tǒng)300包括一個(gè)或多個(gè)微處理器，只為了 說(shuō)明的目的，包括兩個(gè)通過(guò)前端總線與可重構(gòu)核心邏輯芯片304連接 的兩個(gè)微處理器302(,和302,，該可重構(gòu)核心邏輯芯304片包括一部分固 定邏輯和另一部分可重構(gòu)邏輯。而可重構(gòu)核心邏輯芯片304通過(guò)圖形 總線與圖形端口306連接，并且通過(guò)雙向存儲(chǔ)總線與由多個(gè)DI畫(huà)108 組成的存儲(chǔ)系統(tǒng)連接。如圖所示，傳統(tǒng)的南橋310芯片可與可重構(gòu)核 心邏輯芯片304連接，并將計(jì)算機(jī)系統(tǒng)300與輸入/輸出(I/O)總線連 接。現(xiàn)在再參照?qǐng)D4，示出了結(jié)合根據(jù)本發(fā)明的至少部分可重構(gòu)的核 心邏輯芯片組執(zhí)行的部分計(jì)算機(jī)系統(tǒng)400的相應(yīng)功能框圖，其使用了交叉存取存儲(chǔ)器和基于I/O的圖形端口。計(jì)算機(jī)系統(tǒng)的400也包括一 個(gè)或多個(gè)微處理器，為了說(shuō)明的目的，包括兩個(gè)微處理器402"和402,， 它們通過(guò)前端總線與可重構(gòu)核心邏輯芯片404連接。而可重構(gòu)核心邏 輯芯片404通過(guò)一對(duì)雙向存儲(chǔ)總線與由多個(gè)交叉存取DI醒108組成 的存儲(chǔ)系統(tǒng)連接。如圖所示，南橋410芯片與可重構(gòu)核心邏輯芯片 404連接，并將計(jì)算機(jī)系統(tǒng)400與連接到輸入/輸出(I/O)總線的圖 形端口 406連接。關(guān)于前面兩個(gè)圖中的計(jì)算機(jī)系統(tǒng)300和400，可重構(gòu)核心邏輯芯 片304和404的可重構(gòu)邏輯部分部分分別可以被方便地重新配置以根 據(jù)特定應(yīng)用支持例如連接至圖形總線和單存儲(chǔ)總線(圖3)或一對(duì)交叉 存取存儲(chǔ)總線(圖4)。在這些例子中，例如，可重構(gòu)核心邏輯芯片304 和404的一部分在固定邏輯中執(zhí)行，以支持前端總線分別連接到微處 理器302和402。還應(yīng)注意的是，除了上述的性能外，可重構(gòu)核心邏 輯芯片304 (圖3)和404 (圖4)的至少一部分可重構(gòu)邏輯還可以用來(lái)實(shí) 現(xiàn)一項(xiàng)或多項(xiàng)直接執(zhí)行邏輯(DEL)可重構(gòu)處理器元件，使得在訪問(wèn)計(jì) 算機(jī)系統(tǒng)300 (圖3)或計(jì)算機(jī)系統(tǒng)400 (圖4)資源方面兩個(gè)微處理器 302 (圖3)和402 (圖4)以及DEL可重構(gòu)處理器元件可用作同位體?，F(xiàn)在再參照?qǐng)D5，其示出了結(jié)合根據(jù)本發(fā)明的完全可重構(gòu)的核心 邏輯芯片組執(zhí)行的部分計(jì)算機(jī)系統(tǒng)500的功能框圖，其使用了非交叉 存取存儲(chǔ)器。計(jì)算機(jī)系統(tǒng)500包括一個(gè)或多個(gè)微處理器，只為了說(shuō)明 的目的，包括兩個(gè)通過(guò)前端總線與完全可重構(gòu)核心邏輯芯片504連接 的兩個(gè)微處理器502。和502,。而可重構(gòu)核心邏輯芯片504通過(guò)圖形總線 與圖形端口506連接，并且通過(guò)雙向存儲(chǔ)總線與由多個(gè)DIMM 108組成 的存儲(chǔ)系統(tǒng)連接。如圖所示，傳統(tǒng)的南橋510芯片可與可重構(gòu)核心邏 輯芯片504連接，并將計(jì)算機(jī)系統(tǒng)500與輸入/輸出(I/O)總線連接?，F(xiàn)在再參照?qǐng)D6，其示出了結(jié)合根據(jù)本發(fā)明的完全可重構(gòu)的核心 邏輯芯片組執(zhí)行的部分計(jì)算機(jī)系統(tǒng)600的相應(yīng)功能框圖，其使用了交 叉存取存儲(chǔ)器和基于I/O的圖形端口 。計(jì)算機(jī)系統(tǒng)600也包括一個(gè)或 多個(gè)微處理器，為了說(shuō)明的目的，包括兩個(gè)微處理器602。和602,，它 們通過(guò)前端總線與完全可重構(gòu)核心邏輯芯片604連接。而可重構(gòu)核心
邏輯芯片604通過(guò)一對(duì)雙向存儲(chǔ)總線與由多個(gè)交叉存取DIMM 108組 成的存儲(chǔ)系統(tǒng)連接。如圖所示，南橋610芯片與可重構(gòu)核心邏輯芯片 604連接，并將計(jì)算機(jī)系統(tǒng)600與連接于輸入/輸出(I/O)總線的圖 形端口 606連接。關(guān)于前面兩個(gè)圖中的計(jì)算機(jī)系統(tǒng)500和600，完全可重構(gòu)核心邏 輯芯片504和604邏輯部分分別可以被方便地重新配置，以根據(jù)特定 應(yīng)用支持例如與圖形總線和單存儲(chǔ)總線(圖5)或一對(duì)交叉存取存儲(chǔ)總 線(圖6)的連接。在這些例子中，可重構(gòu)核心邏輯芯片504和604都 不在固定邏輯中執(zhí)行，而對(duì)前端總線分別連接于微處理器502和602 的支持也可重構(gòu)。而且，還應(yīng)注意的是，除了上述的性能外，完全可 重構(gòu)核心邏輯芯片504(圖5)和604(圖6)的至少一部分也可以用來(lái)執(zhí) 行一項(xiàng)或多項(xiàng)直接執(zhí)行邏輯(DEL)可重構(gòu)處理器元件，使得在訪問(wèn)計(jì) 算機(jī)系統(tǒng)500 (圖5)或計(jì)算機(jī)系統(tǒng)600 (圖6)的資源方面兩個(gè)微處理器 502 (圖5)和602(圖6)以及DEL可重構(gòu)處理器元件可用作的同位體?，F(xiàn)在再參照?qǐng)D7，其示出了說(shuō)明至少部分可重構(gòu)的核心邏輯芯片 304 (圖3)和404 (圖4)的典型的配置過(guò)程700的流程圖。這些可 重構(gòu)核心邏輯芯片304、 404的重構(gòu)可以以裝配主板時(shí)的固定方式或 基于動(dòng)態(tài)應(yīng)用實(shí)現(xiàn)。在步驟702，用戶(hù)或主板制造商將確定需要什么 接口組合。方便地，在該步驟之前可以將所有可用接口歸納到電路 "宏"庫(kù)中。在步驟704，可從庫(kù)中選擇合適的宏。在步驟706，可運(yùn)行布局布線程序以便產(chǎn)生將并入所需宏組的電 路。這一過(guò)程的輸出將是二進(jìn)制配置文件。在步驟708，可將該文件 直接載入可重構(gòu)核心邏輯或相鄰的配置可編程只讀存儲(chǔ)器(PROM)。 然后在步驟710可以啟動(dòng)該可重構(gòu)核心邏輯，使其裝載配置文件以備 使用。雖然以上結(jié)合具體計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)說(shuō)明了本發(fā)明原理，但是應(yīng)清 楚理解的是，上述說(shuō)明僅以示例的方式進(jìn)行而并非是對(duì)本發(fā)明范圍的 限制。尤其應(yīng)該認(rèn)識(shí)到，前面公開(kāi)的內(nèi)容可使相關(guān)領(lǐng)域技術(shù)人員想起 其它修改。這種修改可能涉及本身己經(jīng)公知的其它特征，以及可以代 替或加入已經(jīng)在此描述的特征使用的其它特征。盡管已針對(duì)特征的特
定組合闡明了本申請(qǐng)中的權(quán)利要求，但應(yīng)該明白在此公開(kāi)的范圍還包 括明確或隱含公開(kāi)的任何新的特征或任何新的特征組合，或?qū)τ谙嚓P(guān) 領(lǐng)域技術(shù)人員來(lái)說(shuō)明顯的任何概括或修改，無(wú)論這樣是否涉及任意權(quán) 利要求中目前所要求的相同發(fā)明，并且無(wú)論其是否解決如本發(fā)明所遇 到的任何或所有相同的技術(shù)問(wèn)題。申請(qǐng)人因此保留在本申請(qǐng)或由其衍 生的任何其它申請(qǐng)的進(jìn)行中對(duì)這些特征和/或這些特征的組合表述新 的權(quán)利要求的權(quán)利。
權(quán)利要求
1、一種用于將至少一個(gè)微處理器連接到存儲(chǔ)系統(tǒng)的邏輯器件，包括用于將所述邏輯器件連接到所述存儲(chǔ)系統(tǒng)的可重構(gòu)邏輯部分。
10、 如權(quán)利要求1或2所述的邏輯器件，其中所述存儲(chǔ)系統(tǒng)包括 多個(gè)存儲(chǔ)器模塊。
11、 如權(quán)利要求7所述的邏輯器件，其中所述多個(gè)存儲(chǔ)器模塊包 括DI函模塊。
12、 如權(quán)利要求1或2所述的邏輯器件，其中所述可重構(gòu)邏輯部 分執(zhí)行計(jì)算機(jī)系統(tǒng)的至少一部分核心邏輯功能。
13、 如權(quán)利要求12所述的邏輯器件，其中所述核心邏輯功能分 配在一系列含有可重構(gòu)邏輯的集成電路器件中。
14、 如權(quán)利要求12所述的邏輯器件，其中所述核心邏輯功能包 括參數(shù)化功能。
15、 如權(quán)利要求14所述的邏輯器件，其中所述參數(shù)化功能在制 造過(guò)程中至少部分可選。
16、 如權(quán)利要求12所述的邏輯器件，其中所述核心邏輯功能包 括在兩個(gè)或更多端口之間對(duì)外部帶寬動(dòng)態(tài)重新分配。
17、 如權(quán)利要求12所述的邏輯器件，其中所述核心邏輯功能包 括在制造過(guò)程中在兩個(gè)或更多端口之間對(duì)外部帶寬重新分配。
18、 如權(quán)利要求1或2所述的邏輯器件，其中所述可重構(gòu)邏輯部 分和所述固定邏輯部分共同制造在一個(gè)集成電路管芯上。
19、 如權(quán)利要求1或2所述的邏輯器件，其中所述可重構(gòu)邏輯部 分和所述固定邏輯部通過(guò)在可重構(gòu)管芯元件堆疊固定邏輯管芯元件 形成。
20、 如權(quán)利要求1或2所述的邏輯器件，其中所述可重構(gòu)邏輯部 分將所述邏輯器件連接到所述至少一個(gè)微處理器。
21、 如權(quán)利要求1或2所述的邏輯器件，其中所述可重構(gòu)邏輯部 分進(jìn)一步可配置為至少一個(gè)可重構(gòu)處理器。
22、 如權(quán)利要求21所述的邏輯器件，其中所述至少一個(gè)可重構(gòu) 處理器用作直接執(zhí)行邏輯。
23、 如權(quán)利要求21所述的邏輯器件，其中所述至少一個(gè)可重構(gòu) 處理器和所述至少一個(gè)微處理器對(duì)計(jì)算系統(tǒng)資源具有基本上相似的 訪問(wèn)。
24、 一種提供用于將至少一個(gè)微處理器連接到存儲(chǔ)系統(tǒng)的邏輯器 件的方法，包括為所述邏輯器件確定接口要求；響應(yīng)所述被確定的接口要求，從接口庫(kù)中選擇合適的接口；以及 根據(jù)所述被選擇的合適接口，對(duì)所述邏輯器件的可重構(gòu)邏輯部分 布局和布線。
25、 如權(quán)利要求24所述的方法，進(jìn)一步包括 響應(yīng)所述可重構(gòu)邏輯部分的所述布局和布線，將配置域載入核心邏輯。
26、 如權(quán)利要求24所述的方法，進(jìn)一步包括 響應(yīng)所述可重構(gòu)邏輯部分的所述布局和布線，將配置域載入配置存儲(chǔ)器。
全文摘要
一種邏輯器件(304)，其包括與基于微處理器的計(jì)算機(jī)系統(tǒng)(3020，3021)結(jié)合使用的可重構(gòu)核心邏輯，該可重構(gòu)核心邏輯可實(shí)現(xiàn)為完全可重構(gòu)邏輯電路或可重構(gòu)邏輯和固定邏輯部分(304)的組合。該核心邏輯可含有動(dòng)態(tài)或在制造過(guò)程中可選的參數(shù)化功能，并可允許在兩個(gè)或更多端口之間動(dòng)態(tài)或預(yù)置地重新分配外部帶寬。完全可重構(gòu)電路或可重構(gòu)和固定的邏輯的組合可共同制造在單個(gè)管芯上，或由集成電路管芯堆疊技術(shù)形成。至少部分可重構(gòu)邏輯電路可配置成用作一項(xiàng)或多項(xiàng)直接執(zhí)行邏輯(DEL)可重構(gòu)處理元件，在訪問(wèn)計(jì)算系統(tǒng)資源方面，該DEL可重構(gòu)處理元件可用作相關(guān)微處理器的有效同位體。
文檔編號(hào)G06F3/00GK101120301SQ200580046816
公開(kāi)日2008年2月6日 申請(qǐng)日期2005年10月12日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者J·胡篷塔爾, L·伯頓, 詹姆斯·D·古齊 申請(qǐng)人:詹姆斯·D·古齊